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天伤星

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一粒金砂（中级）
楼主
发表于2023-6-12 02:25 只看该作者
 

关于设计fir滤波器的问题 [复制链接]

本帖最后由 天伤星 于 2023-6-12 02:28 编辑

为什么输出波形前面有一段不定态啊，不应该在m_sxis_data_valid=1时就输出数据吗？

 

EE_FPGA

批注 2023-06-12 022148.jpg (29.77 KB, 下载次数: 0)

批注 2023-06-12 022148.jpg
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天伤星

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一粒金砂（中级）
沙发
 楼主| 发表于2023-6-12 02:29 只看该作者
 

我用的是vivado的fir ip核

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