用Verilog如何给数组赋值

chenbingjy

用Verilog如何给数组赋值 [复制链接]

我这样写的
reg [7:0] mema [0:3] = {8'h55,8'haa,8'h5a,8'ha5};
可是编译出错：

请问高手，怎么解决呀？谢谢！

Jacktang

编译出错

 或是mema [0:3] 本身有问题

或是因为对解包数组的赋值必须是聚合表达式的式有问题

仅供参考

led2015

可能是因为 Verilog 中的数组初始化必须在 module 语句之外进行

chenbingjy

还是没搞定

苦茶子

声明的时候不能直接赋值的，即使可以编译的时候也会忽略。解决办法是在always块内用for循环赋值。

chenbingjy

苦茶子 发表于 2023-4-17 10:36 声明的时候不能直接赋值的，即使可以编译的时候也会忽略。解决办法是在always块内用for循环赋值。

for循环赋值不好吧。如果数据没有规律，不好实现

苦茶子

那只能一个一个赋值，或者你用rom

chenbingjy

苦茶子 发表于 2023-4-20 09:27 那只能一个一个赋值，或者你用rom

谢谢

浪里涛涛

mema [0]=8'h55;

mema [1]=8'ha5;

mema [2]=8'haa;

mema [3]=8'h55;

应该这样幅值吧

chenbingjy

浪里涛涛 发表于 2023-9-15 14:43 mema [0]=8'h55; mema [1]=8'ha5; mema [2]=8'haa; mema [3]=8'h55; 应该这样 ...

谢谢！我试试

竹林春晚

     reg [7 :0] mem [0:255];
     initial
     begin
    $readmemh("sine_256.txt",mem);   //txt添加到工程目录下，直接赋值就可以。h为16进制，b为二进制
     end     
     如上，多少数据都可以，数据有规律无规律只在txt文件中处理就行。