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以前遇到过这个问题这次又遇到了,原因是2个模块都用到相同频率的时钟,使用assign clk2=clk1造成的。
使用PLL重新生成clk2,或者在rpll里clkout输出clk1的时候通过clkoutp输出clk2可以解决这个问题。
不确定还有没有其它解决办,对FPGA了解不多。
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不是很了解,试试使用PLL重新生成clk2,或者在rpll里clkout输出clk1的时候通过clkoutp输出clk2。
"通过clkoutp输出clk2"这种方法不可行,clkoutp只能对clkin进行相位和占空比的调节,不能倍频,而clkoutd最大时钟只能是cokout的1/2不能满足要求。
只能使用PLL资源,因为GW1N只有2个PLL,用完就没PLL可用了。
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