vhdl 实现 一段时间过后撤销输出？？？？？？？

liaoyl412823591

vhdl 实现 一段时间过后撤销输出？？？？？？？ [复制链接]

library ieee;
use ieee.std_logic_1164.all;

entity counter is
port(  en     : in std_logic;
           clk5 : in std_logic;
          
           oout   : out std_logic
         );
end counter;


architecture fun of counter is

begin


process(en,clk5)
variable vi : integer range 0 to 20;
begin
        if(en = '0') then
        oout <= '0';
       
        elsif(clk5'event and clk5 = '1') then
       
          if(vi < 10) then
          oout <= '1' ;
          vi := vi + 1;
          else
          oout <= '0';
      end if;
      
     end if;
   end process;
end fun;


这个芯片vi变量，不能归位。导致该芯片只能使用一次. 怎么解决，请各位大虾帮忙！！！！！！！

wuxiangyun

路过。。。。
学习下。

alice84

帮你顶