【国产FPGA 正点原子DFPGL22G开发板】二、 DDS及SPWM实现

Jimmy_Arareb

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<i class="pstatus"> 本帖最后由 Jimmy_Arareb 于 2023-1-3 16:43 编辑 </i>

# 二、 DDS及SPWM实现

[TOC]

## 1. DDS模块

### DDS原理

直接数字合成(Direct Digital Synthesizer, DDS)是一种使用单一固定时钟生成任意频率波形的技术。DDS由参考时钟、频率控制字、相位控制字、相位累加器、波形存储器及DAC组成，通过改变频率控制字及相位控制字对波形存储器中的数据进行抽样和偏移，更改输出信号的频率及相位。

### DDS代码实现

驱动旋转变压器需要频率为10KHz的正弦信号，由于没有更改频率的需求，设定参考时钟为50M，相位累加器宽度为20，正弦查找表深度为1024，宽度为16位，计算得到频率控制字为``20'd2097``。

```verilog
`timescale 1ns / 1ps

module dds #(
  parameter phase_inc = 20'd2097
) (
  input    clk_50m,
  input    rst_n,
  input   [19:0] offset,
  output wire [15:0] sin
);
  reg[19:0] phase;
  reg[19:0] offset_buf;

wire [19:0] addr;

assign addr = phase + offset_buf;

always @(posedge clk_50m) begin
  if (~rst_n) begin
    phase <= 20'd0;
  end else begin
    phase <= phase + phase_inc;
  end
  end

always @(posedge clk_50m) begin
  if (~rst_n) begin
    offset_buf <= 20'd0;
  end else begin
    offset_buf <= offset;
  end
  end

dds_lut u1_dds_lut (
  .addr (addr[19:10]),// input [9:0]
  .clk  (clk_50m),  // input
  .rst  (~rst_n),   // input
  .rd_data(sin)   // output [15:0]
  );
endmodule
```

其中正弦查找表使用PDS提供的IP核BRM Based ROM实现。设置地址位宽为10，数据位宽为16。使能输出寄存器及输出寄存器时钟极性反转以放宽时序，选择初始化数据文件格式为HEX。

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668654" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668654&handlekey=savephoto_668654">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

正弦查找表由matlab生成，代码如下：

```matlab
N = 1024;
n = 0:N-1;

x = fix((2^15 - 1) * sin(2*pi*n/N));

fid1 = fopen('sin.dat','wt');
for i = 1:N
fprintf(fid1,'%s\n',dec2hex(x(i),4));
end
fclose(fid1);
```

### DDS模块仿真

测试激励如下所示，输入50M的参考时钟及复位信号，设置相位控制字为``20'd262144``。注意使用IP时必须例化GTP_GRS模块进行全局复位。

```verilog
`timescale 1ns / 1ps

module dds_tb ();
  reg   clk_50m = 1'b0;
  reg   rst_n = 1'b0;
  wire [15:0] sin;

initial begin
  #20 rst_n <= 1'b1;
  #200000 $stop;
  end

always begin
  #10 clk_50m <= ~clk_50m;
  end

GTP_GRS GRS_INST (.GRS_N(rst_n));

dds dds_inst_1 (
  .clk_50m(clk_50m),
  .rst_n(rst_n),
  .offset (20'd262144),
  .sin  (sin)
  );
endmodule
```

观察仿真波形，输出初始相位为90°，频率为10KHz的正弦信号，模块功能正常。

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668655" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668655&handlekey=savephoto_668655">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

## 2. SPWM模块

### SPWM原理

正弦脉宽调制(Sinusoidal Power Width Modulation, SPWM)利用一系列脉宽按正弦规律变化的矩形脉冲等效正弦输出。在旋转变压器的应用中，可以利用SPWM配合外部的滤波及功放电路，实现激磁信号的输出，节约DAC的成本。

### SPWM代码实现

使用中心对齐的双向计数器产生三角载波，与DDS输出的正弦值进行比较，使用自然采样法实现SPWM调制。

```verilog
`timescale 1ns / 1ps

module spwm (
  input   clk_50m,
  input   clk_200m,
  input   rst_n,
  output regpwm_p,
  output wire pwm_n
);

wire [15:0] sin;
  wire [ 7:0] cmp;
  reg[ 7:0] cnt = 8'd0;
  reg   dir = 1'b0;

assign cmp = {~sin[15], sin[14:8]};

always @(posedge clk_200m) begin
  if (~rst_n) begin
    cnt <= 8'd0;
  end else begin
    if (~dir) begin
      cnt <= cnt + 1'b1;
    end else begin
      cnt <= cnt - 1'b1;
    end
  end
  end

always @(posedge clk_200m) begin
  if (~rst_n) begin
    dir <= 1'b0;
  end
  case (cnt)
    8'h01: begin
      dir <= 1'b0;
    end 
    8'hfe: begin
      dir <= 1'b1;
    end 
    default: begin
      dir <= dir;
    end
  endcase
  end

always @(posedge clk_200m) begin
  if (~rst_n) begin
    pwm_p <= 1'b0;
  end
  else begin
    pwm_p <= cnt > cmp ? 1'b0 : 1'b1;
  end
  end

dds u_dds (
  .clk_50m(clk_50m),
  .rst_n(rst_n),
  .offset (20'd0),
  .sin  (sin)
  );

assign pwm_n = ~pwm_p;
endmodule
```

在测试用的顶层模块中例化SPWM模块和PLL IP核以提供200M和50M时钟。

```verilog
`timescale 1ns / 1ps

module top (
  inputclk_sys,
  inputrst_n,
  output pwm_p,
  output pwm_n
);

wire clk_200m;
  wire clk_50m;

spwm u_spwm (
  .clk_50m (clk_50m),
  .clk_200m(clk_200m),
  .rst_n (rst_n),
  .pwm_p (pwm_p),
  .pwm_n (pwm_n)
  );

pll u_pll (
  .clkin1(clk_sys), // input
  .pll_lock(),    // output
  .clkout0 (clk_200m),// output
  .clkout1 (clk_50m)  // output
  );

endmodule
```

PLL IP核设置如下：

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668656" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668656&handlekey=savephoto_668656">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

### SPWM模块仿真

测试激励如下所示，输入50M的参考时钟及复位信号。注意使用IP时必须例化GTP_GRS模块进行全局复位。

```verilog
`timescale 1ns / 1ps

module spwm_tb ();

regclk_50m = 1'b0;
  regrst_n = 1'b0;
  wire pwm_p;
  wire pwm_n;

initial begin
  #20 rst_n <= 1'b1;
  end

initial begin
  #200000 $stop;
  end

always begin
  #10 clk_50m <= ~clk_50m;
  end

GTP_GRS GRS_INST (.GRS_N(rst_n));

top u_top (
  .clk_sys(clk_50m),
  .rst_n(rst_n),
  .pwm_p(pwm_p),
  .pwm_n(pwm_n)
  );

endmodule
```
观察仿真波形，PLL、DDS、计数器、SPWM输出均功能正常。

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668657" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668657&handlekey=savephoto_668657">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

### SPWM硬件测试

添加约束及完成全部编译过程后，使用Debug Core观察输出信号，与仿真结果相符。

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668658" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668658&handlekey=savephoto_668658">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668659" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668659&handlekey=savephoto_668659">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

调试时发现Fabric Debugger有个小bug，在Bus Radix选择Signed Decimal时，``8'b10000000``应当显示``-128``，但窗口中显示的值为``-0``，画图界面也有相同的问题，希望紫光同创后续修复。

使用示波器测量pwm_p与pwm_n端口的输出，结果正常。

<ignore_js_op>

<a href="javascript:;" onclick="showWindow(this.id, this.getAttribute('url'), 'get', 0);" id="savephoto_668660" url="home.php?mod=spacecp&ac=album&op=saveforumphoto&aid=668660&handlekey=savephoto_668660">保存到相册</a>

</p>

</div>
<div class="tip_horn"></div>
</div>

</ignore_js_op>

Jacktang

DDS模块用来实现SPWM代码还是可以的

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