【Sipeed 高云GW2A FPGA开发板】—— 开箱与核心板硬件分析

mars4zhu

【Sipeed 高云GW2A FPGA开发板】—— 开箱与核心板硬件分析 [复制链接]

 

1. 开箱整体照

2. 核心板设计

2.1. 核心板DDR3-204P金手指外形

核心板DDR3-SODIMM-204P金手指内存条外形设计。

2.2. DDR3内存设计

1. DDR3：1Gbit/128MByte。

2. 所有的地址、控制均采用50Ω电阻与FPGA相连接，实现高 速信号的阻抗匹配，提升信号质量，达到最优化的DDR3读写性能。

3. 使用SGM2054作为DDR3的VTT电压和参考电压。

   1. 可替代TPS51200的国产线性终端稳压器SGM2054助力DDR供电设计（https://blog.csdn.net/zhhk2005/article/details/124924517）

   2. DDR电源芯片TPS51200国产替代方案（https://zhuanlan.zhihu.com/p/350090826）

4. FPGA采用IOBANK4/5/6连接到DDR3-DRAM的引脚，每个引脚相应的差分对引脚留空。

2.3. LVDS设计

LVDS终端电阻采用留空NC的电阻，需要时可以补焊电阻，实现终端100Ω电阻上的LVDS差分电流采样。

2.4. FPGA芯片设计

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2.4.1. IO-Bank_Voltage

1. IOBANK0/1接在一起VCCO0&1，通过0R电阻可选连接，默认为板载3.3V，可以改焊0R电阻到金手指引脚。

2. IOBANK2、IOBANK3固定接在板载3.3V，

3. IOBANK4/5/6固定接在板载1.5V，为DDR3-DRAM内存的固定引脚，因此必须接到DDR3对应的电压标准1.5V。

4. IOBANK7通过0R电阻可选连接，默认为板载3.3V，可以改焊0R电阻到金手指引脚。

2.5. SPI-Flash

1. 只接入了SPI模式，QSPI模式未接入，IO2/nWP、IO3/nHOLD信号4.7K上拉至VCC。

2. SPI_CLK信号通过1K下拉至GND。

3. SPI模式的4根信号线均通过33Ω电阻连接到FPGA。

2.6. MicroSD-Card/SDIO

1. SD的6根信号线均通过33Ω电阻连接到FPGA。

2. SD除CLK之外的其他5根信号线通过10K上拉至VCC。

   SD_CLK悬空无上下拉？

3. SD_DETA检测引脚通过4.7K上拉至VCC，SD_DETB则连接到GND，当插入SD卡之后，A-B短接，此时A也从VCC变为GND。

   对于低功耗设计，4.7K电阻是否过低从而增大了功耗？

2.7. JTAG_UART

1. 所有信号线通过33Ω连接到FPGA。

2. JTAG_TCK通过4.7K下拉至GND。

2.7.1. 可改进之处

1. 204P金手指引脚并没有全部利用上，有部分引脚为NC（未连接），且GND引脚数是否过多（高速信号如LVDS、）

2. 204P引脚数相对过少，对于更多引脚封装（CSG324/FGG484/…）的FPGA/SoC芯片可能会造成引脚数不够用，是否考虑使用更多引脚数的如DDR4-SODIMM-260P、MXM3-314P等。

3. 同时考虑到核心板金手指引脚也有部分留空或者GND，造成这部分资源浪费。

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1. 204P金手指引脚并没有全部利用上，有部分引脚为NC（未连接），且GND引脚数是否过多（高速信号如LVDS、）

2. 204P引脚数相对过少，对于更多引脚封装（CSG324/FGG484/…）的FPGA/SoC芯片可能会造成引脚数不够用，是否考虑使用更多引脚数的如DDR4-SODIMM-260P、MXM3-314P等。

3. 同时考虑到核心板金手指引脚也有部分留空或者GND，造成这部分资源浪费。

建议非常好！