Verilog错题合辑(1)
1.Always语句错误
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always@( posedge sclk or nss) ❌
always@( posedge sclk or posedge nss) ✔
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在always 语句里不能既 用posedge 这种沿触发，又用nss 这种电平触发，修改nss为沿触发即可。
2. 寄存器变量的使用
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always @(temp_reg) begin
case (temp_reg[15:0]) //不能直接使用Temp_reg
ON1:begin
leds<=2'b01;
end
ON2:begin
leds<=2'b10;
end
ON3:begin
leds<=2'b11;
end
default:begin
leds<=2'b11;
end
endcase
end
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在寄存器变量使用中，最好不要直接使用temp_reg,最好说清楚其头在哪里尾在哪里改为temp_reg[15:0]编译器就能清晰的知道你描述的是那一段，不然编译器可能没法正确的识别其头和尾。
3.寄存器触发的使用
寄存器数据更新最好都使用CLK去更新,这样可以避免产生中间状态导致毛刺，最好基于CLK 去更新
||||||||||||||||||||||||||||||||||||||||||||||||||||错误示范||||||||||||||||||||||||||||||||||||||||||||||||||||
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always @(temp_reg) begin
case (temp_reg[15:0])
ON1:begin
leds<=2'b01;
end
ON2:begin
leds<=2'b10;
end
ON3:begin
leds<=2'b11;
end
default:begin
leds<=2'b11;
end
endcase
end
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#####################可能是正确的？#####################
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always@( posedge clks or negedge rsts) begin
if (!rsts) begin
leds<=2'b00;
end
else begin
case (temp_reg[15:0])
ON1:begin
leds<=2'b01;
end
ON2:begin
leds<=2'b10;
end
ON3:begin
leds<=2'b11;
end
default:begin
leds<=2'b11;
end
endcase
end
end
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其中使用了CLK和NRST做触发,实际点led灯效果似乎看不出差别，到时候在拿逻辑分析仪看看
4.一个module里面可以用多次同样触发信号
在module里面可以用多次相同的触发信号，但不要拿相同的变量去在多个always语句里面赋值
5.在Verilog里小数运算怎么办？
在Verilog 里面无论是reg型还是integer都不能运行小数计算，使用windows自带的计算器软件计算得出以下结果。
在verilog 中也是一样，假设我要将16位的数据等比例缩小到12位的数据我没法直接 用小(0x0100)除大(0xffff),再去*4095，但我们可以使用大除小
确定其比例关系，再去反向计算回去，就能得到一个正确的比例（有所偏差）
6.Verilog for语句的使用
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for (ClkState =0 ;ClkState<ClkstateCounter ;ClkState=ClkState+1 ) begin
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在Verilog里面 for 的最后一个表达式，ClkState=ClkState+1
提升卡
变色卡
千斤顶
谢谢分享~~确实是容易忽略的点。
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