【中科亿海微EQ6HL45开发平台测评体验】+ ip_pll例程与eLinx软件的调试

mars4zhu

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ip_pll例程

例化pll_clk

EQ6HL45芯片中集成8个PLL，使用altpll例化并在eLinx开发软件朱红使用可视化配置界面，直观地进行配置。由于高频信号使用示波器观察较困难，设置降低到10MHz、10MHz（180°相移）、30MHz、33MHz；

配置后在verilog中像普通verilog模块一样，可自由使用。

输出效果

综合下载后，在开发板引出的IO引脚上，用示波器观察波形，可见10MHz和10MHz（180°相移）的波形如图：

30MHz和33MHz波形类似，不再赘叙。

设置调试

在菜单栏Tools->Set Up Debug，可以打开调试设置界面，对项目内的信号、时钟源、采样点灯设置，如图：

生成的输出反映在约束文件ip_pll.edc的

create_debug_core u_ila_0 ila
set_property C_DATA_DEPTH 1024 [get_debug_cores u_ila_0]
set_property port_width 1 [get_debug_ports u_ila_0/clk]
connect_debug_port u_ila_0/clk [get_nets [list sys_clk]]
set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports u_ila_0/Probe0]
...
create_debug_port u_ila_0 probe

然后重新implement、Generate BitStream下载后，在Debug界面上看到如下波形：