电子工程世界-论坛»论坛 › 电子技术交流 › 模拟电子 › 怎么改善1PPS上升沿

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一粒金砂（中级）

楼主

发表于2022-8-3 15:18 只看该作者

怎么改善1PPS上升沿 [复制链接]

FPGA输出的脉宽10ms的脉冲信号经过驱动芯片输出，输出信号上升沿怎么改善，保证上升时间＜1ns，输出电平5V。

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Jacktang

这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下负载多的话先通过一个专门的驱动会改善上升下降时间详情回复发表于 2022-8-4 07:33

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Jacktang

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五彩晶圆（高级）

沙发

发表于2022-8-4 07:33 只看该作者

这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下

负载多的话先通过一个专门的驱动会改善上升下降时间

此帖出自模拟电子论坛

模拟电子资料模拟电子电路图模拟电子技术

nanasong

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一粒金砂（中级）

板凳

楼主| 发表于2022-8-4 15:10 只看该作者

Jacktang 发表于 2022-8-4 07:33 这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下负载多的话先通过一个专门的驱动会改善上 ...

输出要求是COMS电平，阻抗50欧。加了驱动芯片上升时间＞1ns了，找了几种片子，上升时间都在1ns以上，芯片里没有找到有关上升时间的指标，想着是不是要通过外围调节。

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