安路SparkRoad国产FPGA测评【问题反馈】顶层文件突然没了

1nnocent

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    昨天写好的工程，功能已经验证正常，今天来加下注释，不知道什么时候顶层文件突然没了。也添加不进来了。本来有个VGA_demo.v的顶层文件，不知怎么得就没了，debounce变成了顶层，应该是我切换本地和虚拟机的时候，本来要到虚拟机打字，鼠标没点虚拟机，所以输入的时候还是在本地，不知道是误操作还是软件的问题。如果是误操作把顶层移除了的话，我现在重新添加好像也是不行。软件重装了一下好像也是不行。

 

1nnocent

自己重新新建工程然后添加source文件的时候除了那个顶层文件添加不了，其他的source文件都可以添加

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又重新新建了一个工程，顶层文件重新写了，发现有一个always快的end没了，应该是误操作删除了，不知道是不是这个原因导致的，这个新工程试了可以用。后面再把原来那个有问题的工程将end添加回去看看是不是这个问题。

1nnocent

就是那个end被误操作删除了，导致源文件有语法错误，有语法错误的源文件好像无法导入

1nnocent

现在总结一下原因：

1、source源文件存在语法错误；

2、将该源文件移除工程，在进行添加的时候无法添加，此时命令窗口是没有任何提示的（这个错误然人觉得莫名其妙）；

 

3、到文件目录下找到该源文件打开并修改错误，重新添加进工程可以解决问题；

4、建议在添加有错误的源文件时有一定的错误提示（有更好的人机交互），最好还是不管文件有没有错误都能添加进工程，编译的时候再把错误显示出来，找问题才不会完全没有头绪。

 

最让我疑惑的是文件什么时候被我移除的？印象中没有去移除文件，难道是误操作按到了什么可以移除文件的快捷键？

littleshrimp

1nnocent 发表于 2022-7-30 11:13 就是那个end被误操作删除了，导致源文件有语法错误，有语法错误的源文件好像无法导入

应该是这个问题导致例化失败，它自然就不知道哪些是它的子模块。

1nnocent

littleshrimp 发表于 2022-7-30 16:51 应该是这个问题导致例化失败，它自然就不知道哪些是它的子模块。

可能是这个问题

 

 

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