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GD32F303 SPI 重上电后CLK时钟信号IO没输出,仿真正常。 [复制链接]

 

问题:GD32F303 SPI 重上电后CLK时钟信号IO没输出,仿真正常。

 

我的配置如如下:使用SPI0  ,IO重映射

图1这是仿真运行时的正常的时序

 

图2 重新上电后SCLK信号没了

 

  

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原因是重映射时钟没打开,导致重映射失效。 把rcu_periph_clock_enable(RCU_AFIO);加上即可。   详情 回复 发表于 2024-7-31 10:50
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数据信号是正常的

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我不知道这个芯片默认是什么模式, 试一下设置到 Master 模式  详情 回复 发表于 2022-6-9 08:34
 
 
 

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sinsnsns 发表于 2022-6-8 21:53 数据信号是正常的

我不知道这个芯片默认是什么模式, 试一下设置到 Master 模式

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[attachimg]612295[/attachimg] 发送现在是直接赋值语句发送的,DMA也没有使用了,情况也是一样,DEBUG正常,重上电时钟IO就没输出了,数据IO口还是有的,会不会是一个芯片的坑?   详情 回复 发表于 2022-6-9 10:46
 
 
 

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RichSJ 发表于 2022-6-9 08:34 我不知道这个芯片默认是什么模式, 试一下设置到 Master 模式

确认是配成Master模式的

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你用 PB3,4,5,9 作SPI0, 我查器件手册, 是PA3,4,6,7.?  详情 回复 发表于 2022-6-9 11:01
 
 
 

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RichSJ 发表于 2022-6-9 08:34 我不知道这个芯片默认是什么模式, 试一下设置到 Master 模式

发送现在是直接赋值语句发送的,DMA也没有使用了,情况也是一样,DEBUG正常,重上电时钟IO就没输出了,数据IO口还是有的,会不会是一个芯片的坑? 

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你用 PB3,4,5,9 作SPI0, 我查器件手册, 是PA3,4,6,7.?

 

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sinsnsns 发表于 2022-6-9 10:41 确认是配成Master模式的

你用 PB3,4,5,9 作SPI0, 我查器件手册, 是PA3,4,6,7.?

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你用的什么封装?64 ,100,144 PIN?

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我查到的PB3 属于SPI2。

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48PIN的!用的重映射 [attachimg]612338[/attachimg]      详情 回复 发表于 2022-6-9 11:29
 
 
 

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RichSJ 发表于 2022-6-9 11:22 我查到的PB3 属于SPI2。

48PIN的!用的重映射

 

 

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[attachimg]612340[/attachimg]   我看的应该是 3,4,5,7, 你用的 3,4,5,9?  详情 回复 发表于 2022-6-9 11:37
 
 
 

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sinsnsns 发表于 2022-6-9 11:29 48PIN的!用的重映射    

 

我看的应该是 3,4,5,7, 你用的 3,4,5,9?

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我这个应用是NESS 片选CS信号是软件来拉高拉低的,理论上说它是可以选用任意同意IO的,所以PB7和PB9都行!  详情 回复 发表于 2022-6-9 11:41
 
 
 

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RichSJ 发表于 2022-6-9 11:37   我看的应该是 3,4,5,7, 你用的 3,4,5,9?

我这个应用是NESS 片选CS信号是软件来拉高拉低的,理论上说它是可以选用任意同意IO的,所以PB7和PB9都行!

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当然也奇怪, PB3 是 clock , 和你定的一样。

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感觉是芯片的一个坑(个人观点),我刚才用GD32F103试了也是一样,可能是重映射的问题......  详情 回复 发表于 2022-6-9 11:55
 
 
 

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RichSJ 发表于 2022-6-9 11:47 当然也奇怪, PB3 是 clock , 和你定的一样。

感觉是芯片的一个坑(个人观点),我刚才用GD32F103试了也是一样,可能是重映射的问题......

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如果你愿意, 可看一下 寄存器 0x4001 3000 - 0x4001 33FF 细节,

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可以查这个 Bit 设了没有

Cs 用GPIO 当然可以, 不过不在芯片定义的模块中, 不知以后有没有 时序问题, 当然如芯片不能用, 说什么都没用, 

对不住我没看到 PB3 remap.

 

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解决了! 兄弟 请看: [attachimg]612454[/attachimg] 添加了SWD _JTAG的 IO 重映射配置,把JTAG禁止,只使用SWD仿真引脚 手册的说明如下图 [attachimg]612457[/attachimg]   估计是芯  详情 回复 发表于 2022-6-9 16:30
配置应该没问题的,SPI remap使能了,CS配成软件控制(4楼图)   因为Debug是正常的,重上电不行了  详情 回复 发表于 2022-6-9 13:01
 
 
 

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RichSJ 发表于 2022-6-9 12:14 可以查这个 Bit 设了没有 Cs 用GPIO 当然可以, 不过不在芯片定义的模块中, 不知以后有没有 时序问 ...

配置应该没问题的,SPI remap使能了,CS配成软件控制(4楼图)

 

因为Debug是正常的,重上电不行了

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RichSJ 发表于 2022-6-9 12:14 可以查这个 Bit 设了没有 Cs 用GPIO 当然可以, 不过不在芯片定义的模块中, 不知以后有没有 时序问 ...

解决了! 兄弟

请看:

添加了SWD _JTAG的 IO 重映射配置,把JTAG禁止,只使用SWD仿真引脚

手册的说明如下图

 

估计是芯片重新上电后PB3默认是用作JTAG的连接功能的......要先禁了,不然怎么弄都起不来呀@.@

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RichSJ 发表于 2022-6-9 12:14 可以查这个 Bit 设了没有 Cs 用GPIO 当然可以, 不过不在芯片定义的模块中, 不知以后有没有 时序问 ...

解决了! 兄弟

请看:

添加了SWD _JTAG的 IO 重映射配置,把JTAG禁止,只使用SWD仿真引脚

手册的说明如下图

 

估计是芯片重新上电后PB3默认是用作JTAG的连接功能的......要先禁了,不然怎么弄都起不来呀@.@

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太好了! 不好意思, 得罪不少。 debug 时, 我经常得罪不少人, 实际上不是认为他们没水平, 只是觉得多一只眼睛的作用就是抓漏眼,灯下黑。  详情 回复 发表于 2022-6-9 22:05
看来包含JTAG功能是的引脚还是要谨慎使用。  详情 回复 发表于 2022-6-9 21:40
 
 
 

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sinsnsns 发表于 2022-6-9 16:30 解决了! 兄弟 请看: 添加了SWD _JTAG的 IO 重映射配置,把JTAG禁止,只使用SWD仿真引脚 ...

看来包含JTAG功能是的引脚还是要谨慎使用。

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