硬件设计的几个问题，发分

guozengzhu

硬件设计的几个问题，发分 [复制链接]

1。集成电路中所说的一个芯片用的是多少纳米的技术，比如说45nm，这里的45nm具体指什么？
2。一个OR4_X1的standard CMOS cell有几个transistor?
3。集成电路中1P8M是什么意思？
4。Verilog HDL中genvar的用途是什么？
5。VHDL中variable会生成组合逻辑还是时序逻辑？（陷阱）
6。对Verilog HDL代码作综合是什么意思？
7。为何很多芯片都将晶振通过PLL再使用？
8。PLL和DLL的区别？
9。集成电路里什么叫天线效应？
10。什么叫时钟树？
呵呵，答对给分。

lvzyu

帮顶，准备学习

hcl4455

1.这个45NM的意思就是说每一个在CPU中的晶体管的长度为45NM，可以想象，越小的晶体管代表在同样大小的CPU上可以集成更多晶体管，从而提高CPU的性能，而且，由于晶体管长度的缩小，发热量也会变低，有利于控制功耗。所以说制程越小越好

svfya

啊..不会呀...

ydyzz

9、IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。

linfeng413

内事不决问LD，外事不决问google。。。

smarsmar

引用 2 楼 hairetz 的回复:
1.这个45NM的意思就是说每一个在CPU中的晶体管的长度为45NM，可以想象，越小的晶体管代表在同样大小的CPU上可以集成更多晶体管，从而提高CPU的性能，而且，由于晶体管长度的缩小，发热量也会变低，有利于控制功耗。所以说制程越小越好

如果你指的是mosfet的门极长度，这是教科书上的概念，实际上已经不是拿这个作为衡量标准了，不太对哦。

wangbaogang

引用 4 楼 lfchen 的回复:
9、IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。

你这说的是普遍意义上的天线效应，差不多了。但是天线效应在数字芯片里可不是好事，这个词是个负面意思的，为什么呢？

PLAYFPGA

  　　PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。
　　锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
　　在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
　　通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。
    举个例子 s3c2440工作频率是400m 我用 晶振是10m 就是锁相环技术倍频上去的。

zpslj

PLL和DLL的区别？
什么东西啊 一个是硬件东西 一个是软件的东西 　DLL文件(Dynamic Linkable Library 即动态链接库文件)，是一种不能单独运行的文件，它允许程序共享执行特殊任务所必需的代码和其他资源
　　比较大的应用程序都由很多模块组成，这些模块分别完成相对独立的功能，它们彼此协作来完成整个软件系统的工作。可能存在一些模块的功能较为通用，在构造其它软件系统时仍会被使用。在构造软件系统时，如果将所有模块的源代码都静态编译到整个应用程序 EXE 文件中，会产生一些问题：一个缺点是增加了应用程序的大小，它会占用更多的磁盘空间，程序运行时也会消耗较大的内存空间，造成系统资源的浪费；另一个缺点是，在编写大的 EXE 程序时，在每次修改重建时都必须调整编译所有源代码，增加了编译过程的复杂性，也不利于阶段性的单元测试。

8444574

对Verilog HDL代码作综合是什么意思？
个人理解 作为FPGA的设计一般有 自上而下 和自下而上两种 本人写Verilog HDL代码喜欢自下而上 我想在每个模块的综合的连接的时候是做综合的时候

Lemon绿茶

引用 8 楼 linsheng_111 的回复:
PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同…

对PLL的解释是对的，其他的答非所问。我还不至于问锁相环和动态连接库的区别吧。DLl这里是延迟锁相环。
至于综合的问题，答非所问。

ozx0512

uping

yhy_042

   我没有系统的学fpga我只是刚刚入门 能做一些简单的程序

pin1983119

1P8M = one-poly eight-metal，网上搜索一下，很多的...

fire4047

引用 14 楼 morris88 的回复:
1P8M = one-poly eight-metal，网上搜索一下，很多的...

答案正确。

u0no1

没人回答其他的吗？其实都是一两句话的事情哦。

luoshen

     在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，
会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电
压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，
这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越
多，发生天线效应的可能性就越大。

[url=http://www.2ic.tw/html/33/t-348133.html][/url]

zhangzhenyuan

  genvar 用于声明生成变量，生成变量只能用在生成块之间。
仿真时，仿真器会将生成块中的代码展平，在确立后的方针代码
中，生成变量是不存在的最好是先想象出来循环生成语句被展平
后的电路样子，再写相关的描述语句...

gonglong

引用 17 楼 morris88 的回复:
在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，
会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电
压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，
这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越
多，发生天线效应的可能性就越大。

http://www.2ic.tw…

正确。