LTC2325-16的采样问题

静风子

LTC2325-16的采样问题 [复制链接]

 

 

我现在使用的是FPGA芯片型号是EP4CE15F17C8，FPGA输入时钟频率为50 MHz，按照官方的例程，我先将50 MHz倍频到110 MHz，然后参考官板的配置运行，抓取的信号如下：

发现SDO口数据始终为1，AD电路如下：

所以想请教大家问题的所在

补充一下FPGA相关的连接：

 

littleshrimp

CNV信号硬件怎么设计的？

静风子

littleshrimp 发表于 2021-3-25 13:48 CNV信号硬件怎么设计的？

直接连接到FPGA的管脚

littleshrimp

静风子 发表于 2021-3-25 14:18 直接连接到FPGA的管脚

CNV引脚的信号是什么样的

静风子

littleshrimp 发表于 2021-3-25 18:19 CNV引脚的信号是什么样的

就是里面的CNV_EN啊，30+ns的低电平，不到170ns的高电平

静风子

littleshrimp 发表于 2021-3-25 18:19 CNV引脚的信号是什么样的

第一张图抓取的CNV_EN就是输入~CNV的信号

littleshrimp

静风子 发表于 2021-3-25 22:25 第一张图抓取的CNV_EN就是输入~CNV的信号

极性反了吧，你看下数据手册

静风子

littleshrimp 发表于 2021-3-26 02:03 极性反了吧，你看下数据手册

两种我都试过了，都是一样的结果

littleshrimp

静风子 发表于 2021-3-26 10:12 两种我都试过了，都是一样的结果

你直接用的官方源码吗？有没有自己改动的地方？

静风子

littleshrimp 发表于 2021-3-26 20:53 你直接用的官方源码吗？有没有自己改动的地方？

增加了一个将50 MHz倍频到110 MHz的IP核，其余的一些管脚，例如SCK_GND，CLKOUT，CLKOUT_GND由于硬件设计者将相应的管脚悬空，因此并未连上

littleshrimp

静风子 发表于 2021-3-28 19:22 增加了一个将50 MHz倍频到110 MHz的IP核，其余的一些管脚，例如SCK_GND，CLKOUT，CLKOUT_GND由于硬件设计 ...

如果你的硬件没问题软件使用官方的不应该读不出数据

试试不对官方代码做修改，使用50MHz输入不倍频试试

静风子

littleshrimp 发表于 2021-3-28 19:40 如果你的硬件没问题软件使用官方的不应该读不出数据 试试不对官方代码做修改，使用50MHz输入不倍频试 ...

能否给个联系方式，私聊一下？

littleshrimp

如果官方代码还不好用在看看ADC供电、对比下各引脚波形