【Perf-V评测】基于Perf-V开发板的时钟生成

superstar_gu

【Perf-V评测】基于Perf-V开发板的时钟生成 [复制链接]

1. 简介

本文基于Perf-V开发板，借助Xilinx提供的技术，根据给定的频率的信号，进行多种频率的时钟信号的生成，用于不同等级的时钟的生成。

Xilinx FPGA器件内部有专用的硬件资源，支持大量设计时钟的使用。Perf-V板子上有一个有源晶振）产生50M时钟信号，通过输入端口SYS_CLK(N14)进入器件内部。

外部时钟可以通过MMCM、PLL、BUFR等手段生成其它时钟，也可以由LUT、寄存器等常规单元进行转换（通常称作门控时钟）。

2. 主时钟

主时钟通常由两个来源：
（1）    板级时钟通过输入端口进入设计；
（2）    GT收发器的输出管脚（如恢复时钟）。

主时钟必须与一个网表对象相连，该对象代表了所有时钟边沿的开始点，并且在时钟树中向下传递。

主时钟只能通过create_clock命令来定义，且必须放在约束的开始，这是因为其它时序约束几乎都要参考主时钟。本文将将SYS_CLK(N14)设置为主时钟（Primary clock）如下所示：

create_clock -period 20 -name clk_in1 [get_ports clk_in1];

3. 生成时钟Generated Clock

生成时钟是指在设计内部单元（如MMCM、PLL）等逻辑驱动的时钟。生成时钟与一个上级时钟相关。上级时钟可以是一个主时钟，也可以是另一个生成时钟。

我们可以配置IP核中的时钟Clocking Wizard来实现。

（1）修改输入的时钟的方式为PLL，频率是50MHz
 

（2） 修改其几路的输出的时钟的频率
 
点击“Finish”，生成如下顶层文件

`timescale 1ps/1ps

(* CORE_GENERATION_INFO = "clk_wiz_0,clk_wiz_v6_0_0_0,{component_name=clk_wiz_0,use_phase_alignment=true,use_min_o_jitter=false,use_max_i_jitter=false,use_dyn_phase_shift=false,use_inclk_switchover=false,use_dyn_reconfig=false,enable_axi=0,feedback_source=FDBK_AUTO,PRIMITIVE=PLL,num_out_clk=2,clkin1_period=20.000,clkin2_period=10.0,use_power_down=false,use_reset=true,use_locked=true,use_inclk_stopped=false,feedback_type=SINGLE,CLOCK_MGR_TYPE=NA,manual_override=false}" *)

module clk_wiz_0 
 (
  // Clock out ports
  output        clk_out1,
  output        clk_out2,
  // Status and control signals
  input         reset,
  output        locked,
 // Clock in ports
  input         clk_in1
 );

  clk_wiz_0_clk_wiz inst
  (
  // Clock out ports  
  .clk_out1(clk_out1),
  .clk_out2(clk_out2),
  // Status and control signals               
  .reset(reset), 
  .locked(locked),
 // Clock in ports
  .clk_in1(clk_in1)
  );

endmodule

对新生成的IP进行行为级仿真，代码如下

`timescale 1ns / 1ps
module sim_clk_wiz_0(

    );
    // Clock out ports
      wire        clk_out1;
      wire        clk_out2;
      // Status and control signals
      reg         reset;
      wire        locked;
     // Clock in ports
      reg         clk_in1;
      
      clk_wiz_0 clk_wiz_0_sim(
      // Clock out ports
        .clk_out1(clk_out1),
        .clk_out2(clk_out2),
        // Status and control signals
        .reset(reset),
        .locked(locked),
       // Clock in ports
        .clk_in1(clk_in1)
      );
      initial
          begin
              clk_in1 = 0;
              #100;
              reset = 1;
              #100;
              reset = 0;
          end
      always #10 clk_in1 = ~clk_in1;
      
endmodule

仿真结果如下：

4. 通过约束生成

生成时钟使用create_generated_clock命令定义，该命令不是设定周期或波形，而是描述时钟电路如何对上级时钟进行转换。这种转换可以是下面的关系：

（1）简单的频率分频
（2）简单的频率倍频
（3）频率倍频与分频的组合，获得一个非整数的比例，通常由MMCM或PLL完成
（4）相移或波形反相
（5）占空比改变
（6）上述所有关系的组合

例如100M时钟可以通过2分频约束得到，见如下代码：

create_generated_clock -name clkdiv2 -source [get_ports clk_in1] -divide_by 2 [get_pins REGA/Q];

 

Jacktang

外部的50M时钟信号与生成时钟是否理解为上线时钟关系

 

Jacktang

行为级仿真是什么意思，与生成时钟什么关系

superstar_gu

Jacktang 发表于 2021-3-12 23:03 行为级仿真是什么意思，与生成时钟什么关系

生成时钟，就是利用FPGA内部电路搭建电路，由此产生的时钟