verilog能不能在一个时钟同时对一个寄存器取值，然后再修改这个寄存器？

littleshrimp

verilog能不能在一个时钟同时对一个寄存器取值，然后再修改这个寄存器？ [复制链接]

在一个always中，cnt每一个时钟上升沿都会有变化，比如加1

某些时候，在时钟上升沿都要把cnt的某几位赋值给a。

例如下边这样的代码，我在仿真的时候是不能正常工作的，后来试着把<=改为=结果a的值也不正常。

请教这种情况应该如何实现？谢谢

 

always@(posedge clk)
begin
    if(符合某条件1时)
        a <= cnt[3:0];
    else if(符合某条件2时)
        a<= cnt[4:1];

    cnt <= cnt + 1'b1;
end

littleshrimp

问题解决了，对寄存器赋值的解理有问题，clk上升沿得到的是cnt在当前上升沿改变前的数值

不足论

典型的非阻塞赋值