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有关Verilog语言调用全加器做累加器的问题 急急急!
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1 利用4位二进制加法器和4位寄存器,实现4位累加器的设计。要求设计的累加器有异步清零控制端和累加使能控制端(高电平累加允许 低电平输出数据保持)
2 利用4位累加器和前面设计的计数器 实现两个二位二进制数的乘法操作。初始时,累加寄存器清零,计数器控制数据累加的次数。
现在遇到问题在于寄存器为数类型 INPUT和OUTPUT为线网类型,不能相互赋值,同时调用模块MS不能写在ALWAYS里面。
以上问题无法解决,请大虾帮忙分别写出两个问题的VERILOG源代码,多谢了!!!
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