virtex4 DCM的倍频问题

eeleader

virtex4 DCM的倍频问题 [复制链接]

大家好：
我用的的virtex4系列的FPGA，板子的晶振是125Mhz，我用了FPGA自带的IP核。目的是对125Mhz的信号进行倍频（倍频范围在合理范围之内），在进行仿真的时候是可以的。但是当程序下载到板子当中时，倍频的引脚时钟输出始终为高电平（分频的引脚输出是正常的）。期待各位高人给予指导。

仙猫

　看看复位信号的幅度是否足够宽？俺遇到过太窄时PLL不工作的情况。若PLL振不起来，PLL_LOCKED输出总是0。