电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 【Quartus告警信息】之违反了steup/hold时间

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五彩晶圆（高级）

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发表于2010-7-23 16:42 只看该作者

【Quartus告警信息】之违反了steup/hold时间 [复制链接]

Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间
措施:在中间加个寄存器可能可以解决问题

face, register, counter, black

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