大家好，我想问一下RTL方面的问题

yaxuangela

大家好，我想问一下RTL方面的问题 [复制链接]

为什么我换一个中间信号的名字RTL图就立刻变了呢。

yaxuangela

换个名字的结果是多了个寄存器

FPGA小牛

受时钟控制的的信号转变会产生寄存器
你的中间信号是不是在always@clk里的？

yaxuangela

这是我的代码，VHDL的， 小牛兄，你帮我瞧瞧好不。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity tongbu is
port( din: in std_logic;
      clk_1: in std_logic;
      clk_2: in std_logic;
      dout:   out std_logic
    );
end tongbu;

architecture one of tongbu is
signal d1in: std_logic;
signal d1out_1: std_logic;
signal d1out_2: std_logic;
signal d2out: std_logic;
signal d3out: std_logic;
signal d4out:std_logic;
signal reg: std_logic;

begin
a:process( din)
begin
if (din='0')
then d1in<=d1out_1;
else d1in<=d1out_2;
end if;
end process;

b:process(clk_1)
begin
if(clk_1'event and clk_1='1')
then d1out_1<=d1in;
     d1out_2<=not d1in;
end if ;

end process;
C:process(clk_2)
begin
if(clk_2'event and clk_2='1')
then d2out<=d1out_1;
     d3out<=d2out;
     d4out<=d3out;
end if;
end process;

d:process( d3out,d4out)
begin
dout<=(d3out XOR d4out);
end process;


end one;

yaxuangela

我在一个帖子里面看到了一个用脉冲同步器的说法，他是用原理图，我想看看用VHDL做，但总觉得那个RTL图有问题，不知道是不是真的有问题。

yaxuangela

这个图就是脉冲同步器的图，

yaxuangela

这个事RTL图，  是不是有什么问题啊。

yaxuangela

那个非门按道理不应该出现在那啊，在那个选择器之前就应该出现非门的，是不是我程序写错了 呢。

yaxuangela

还有就是我仿真里面 node finder 里面d1out_1;怎么不见了，  找不到，  是不是被综合掉了， 报告说compiler packed,optimized or synthesized away node "d1out_1",ignored vector source file load

HDLWorld

 
  第三方的综合器中的RTL图可能看的更清楚。

yaxuangela

我现在要写的东西都是挺小的设计，所以就想quartus 自带的应该够用了吧。

yaxuangela

有时候只要小改动一点，他的RTL图就不同，   但从语句上来讲，好像又没问题，   迷惑中

wenhuawu

对这个程序了解不是太清楚。不过很有可能你的quartus2优化，把某些东西综合掉了，或者叫被优化掉了