【FPGA语法分析】process内语句的执行顺序问题

eeleader

【FPGA语法分析】process内语句的执行顺序问题 [复制链接]

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF3 IS
PORT(CLK,D1:IN STD_LOGIC;<br> Q1:OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF3 IS
 SIGNAL A,B:STD_LOGIC;
 BEGIN
 PROCESS(CLK) BEGIN
IF CLK’EVENT AND CLK =’1’ THEN
 A<=D1;
 B<=A;
 Q1<=B;
 END IF
 END PROCESS;
 END;
END bhv
以上程序中，if语句的三个赋值语句，是在一个CLK上升沿时，同时更新，还是每个赋值语句都需要一个上升沿？
答曰： 同时更新；

ABT

问下，是不是说A<=D1;B<=A;是并行执行的（若D1="11",A="10",B="00"),一次进程执行后，B="10",A="11"呢？不知理解对不对

eeleader

说的对的！