时序约束的问题

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时序约束的问题 [复制链接]

输入时钟为ddr_ck/ddr_ckn，经过dcm产生270度的相移，输出为clk1X。
clk1X作为整个系统的工作时钟。要求ddr_ck/ddr_ckn在400~667MHz之间。

在不做时序约束的条件下，系统的最高工作频率为365.658MHz，不满足要求。下面是综合报告的相关结果：
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Timing constraint: Default period analysis for Clock 'ddr_ck'
  Clock period: 2.735ns (frequency: 365.658MHz)
  Total number of paths / destination ports: 8426 / 1193
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Delay:               2.735ns (Levels of Logic = 3)
  Source:            ddr_ana/phy_addr_19 (FF)
  Destination:       ddr_ana/dout_31 (FF)
  Source Clock:      ddr_ck rising +270
  Destination Clock: ddr_ck rising +270

  Data Path: ddr_ana/phy_addr_19 to ddr_ana/dout_31
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDC:C->Q              2   0.317   0.701  ddr_ana/phy_addr_19 (ddr_ana/phy_addr_19)
     LUT6:I0->O            1   0.061   0.512  ddr_ana/_n0091_inv4 (ddr_ana/_n0091_inv4)
     LUT4:I1->O            1   0.061   0.357  ddr_ana/_n0091_inv5 (ddr_ana/_n0091_inv5)
     LUT5:I4->O           29   0.061   0.468  ddr_ana/_n0091_inv7 (ddr_ana/_n0091_inv)
     FDE:CE                    0.196          ddr_ana/dout_0
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    Total                      2.735ns (0.696ns logic, 2.039ns route)
                                       (25.4% logic, 74.6% route)

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可以看到74.6%都是由于布线造成的

因此我就希望通过时序约束，来提高系统工作频率。