请教一个问题，大虾们请指教。

eeleader

请教一个问题，大虾们请指教。 [复制链接]

程序如下：
process (clk)
begin
  if rising_edge (clk) then
     S_1<=S_1 +1;
     O_1<=S_1;
  else
     null;
   end if;
end process;
其中，S_1是signal（std_logic_vector (3 downto 0)），O_1 是输出，连接到IO引脚上。
问题来了：
当我把输出的赋值（O_1<=S_1）放在进程外面的时候，仿真结果变了，O_1的值变化要比之前的程序快上一个周期，但是当我查看technology schmatic的时候，发现这两个程序所形成的technology schmatic并没有区别，这是为什么？

xiaoxin1

前者受到时钟的采样，所以晚一拍。至于为什么原理图上一样，不好解释了。
可否这么理解：
当输出赋值语句在process里面的时候，输出的变化以时钟的上升沿为触发条件，即以clk上升沿为敏感信号；
当输出赋值语句在process外面的时候，输出的变化有时钟的上升沿和输入信号两个敏感元。
呵呵
不知道我说的对不对。

Sea_eeworld

在进程内：假如说上升沿来时S_1为x，O_1为y，那么进程结束后，S_1变为x+1；O_1变为x。因为进程结束后，信号赋值才有效。
在进程外：

     O_1<=S_1; 它跟时钟就没有关系了，S_1变为S_1+1后，O_1也马上变为S_1+1了。

这是信号赋值的问题，几乎每本讲VHDL的书上都要讲