为什么要做同步设计 ?

eeleader

为什么要做同步设计 ? [复制链接]

 

异步设计可能会产生以下问题：

 

w两年前我做的FPGA设计，现在却不能工作。FPGA本身有什么变化吗？

- 如果采用的是异步设计，能否工作有很多无法控制的随机因素。

w我的设计原来可以工作，但将FPGA重新布线后，就不行了。怎么回事？

- 异步设计也许在特定布线下能工作，但布线改变后就不行了。很危险吧？

w我的设计通过了时间仿真，但上板调试时不干活。时间仿真对不对？

- 对于异步设计，通过了时间仿真也不一定能正常工作。

w要小心，时钟信号可别产生毛刺啊。

w要小心，异步复位可别有毛刺啊。

w快速FPGA中的触发器会对非常窄的毛刺信号作出反应。

- 异步设计中，设计者老要想着去消除时钟、异步复位信号以及锁存器使能端的毛刺，但这一点在异步设计中很困难，甚至不可能。

 

 

同步设计的一个简单原则:  永远不要将组合逻辑产生的信号用作时钟、异步复位/置位。

photoshopcs5

同步设计是全部模块都用同一个时钟吗?

axellaw

photoshopcs5 发表于 2016-12-31 11:45
同步设计是全部模块都用同一个时钟吗?

可以不是同一个，做好跨时钟域同步就可以了

所谓的同步设计，指的是，同一个时钟域内的输入输出信号，都要同步在该时钟上，即信号必须在时钟采样后才能变化，信号的变化必须和时钟同步