rtl图时序，谁能帮我解释一下这个图中两个输出为什么会在二选一上？？

杭州康芯小马

rtl图时序，谁能帮我解释一下这个图中两个输出为什么会在二选一上？？ [复制链接]

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module board(ball, net, bclk, serve, couclk, serclk);
   input   ball;
   input   net;
   input   bclk;
   input   serve;
   output  couclk;
   reg     couclk;
   output  serclk;
   reg     serclk;
   
   always @(posedge bclk or posedge net)
      if (net == 1'b1)
      begin
         serclk <= 1'b0;
         couclk <= 1'b0;
      end
      else 
      begin
         if (serve == 1'b1)
            serclk <= 1'b1;
         else
            if (ball == 1'b1)
               serclk <= 1'b1;
            else
            begin
               serclk <= 1'b0;
               couclk <= 1'b1;
            end
      end
   
endmodule 

//搞定了，转换器转换的