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发表于2010-6-18 09:47 只看该作者

偶数个非门进行短暂的延时防止优化的问题 [复制链接]

请问一下假如vhdl写一个用偶数个非门进行短暂的延时然后输出为了防止综合优化该模块，可在模块中加综合约束注释部分的语句是什么呢？我知道verilog中可以用
/*synthesis attribute keep a true*/ 但是在VHDL中呢？是什么语句呀？

大牛，请知道的不辞指教！

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