关于Altera DCFIFO

phdwong

关于Altera DCFIFO [复制链接]

最近有关FIFO的问题一直困扰着我，

 

Xilinx ISE提供了异步fifo的IP core

 

后来我在Altera quartus ii 里面也发现了DCfifo （double clock first in first out），

 

就想用DCFIFO做个UART 数据缓存

 

 

 

 

 

还需要对其他的参数进行设计吗？？？

 

 

 

纠结中

 

 

 

帮帮忙

 

 

phdwong

还有 这个深度 需要算么

怎么算


谢谢大家

wenhuawu

深度要根据你自己的目的来设置吧，还有可能通过仿真看是否有溢出来确定。full empty aclr usedwide等信号都是可以根据你的需求自由设置，可要可不要的。