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Legends123

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一粒金砂（初级）
楼主
发表于2019-6-23 16:57 来自手机 只看该作者
 

CPLD [复制链接]

大学刚刚入手学习verilog hdl编程，课程设计做一个简易数字钟，但在将代码下载到板子上时，出现失败的情况，这是什么原因造成的，谢谢各位解答!

-1a879de2f40081ed.png (55.04 KB, 下载次数: 0)

-1a879de2f40081ed.png
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杭州康芯小马
软件存在bug，这种情况多数应该是软件里面把没有使用的管脚接地了，在菜单栏assignment--》device-->device and pin option...-->unused pin--> as input tri_stated   详情 回复 发表于 2019-7-2 15:36
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heningbo

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裸片初长成（初级）
沙发
发表于2019-6-24 09:08 只看该作者
 

是不是选sof文档吧

此帖出自FPGA/CPLD论坛
 
 
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wsmysyn

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五彩晶圆（初级）
板凳
发表于2019-6-24 18:36 只看该作者
 

下载口选的对么？sof应该是用jtag口，pof应该是用AS口。。

此帖出自FPGA/CPLD论坛
个人签名坐而言不如起而行
 
 
 
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杭州康芯小马

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一粒金砂（中级）
4楼
发表于2019-7-2 15:36 只看该作者
 

软件存在bug，这种情况多数应该是软件里面把没有使用的管脚接地了，在菜单栏assignment--》device-->device and pin option...-->unused pin--> as input tri_stated

此帖出自FPGA/CPLD论坛
 
 
 
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