用verilog设计数字电路之前都要画一画系统架构图吗？

lingking

用verilog设计数字电路之前都要画一画系统架构图吗？ [复制链接]

 

       最近在学FPGA,  买回来的开发板配的教程只有PDF版。而且文档教程里面只有很少的文字讲解，剩下的直接全都是 verilog代码，设计的思路和过程一点都没有讲解。今天晚上我跟着他们的的教程来写串口收发的电路，看着代码就有点莫名其妙，刚写好了模块的输入输出信号，往下看下面就突然有一大堆变量也不知哪个变量用在哪个语句块里面。照着迷迷糊糊抄完了一遍，感觉是没有彻底明白设计的思路。然后我想起之前在网上看到别人发表的各种帖子、论文里面用verilog设计数字模块的时候都画了一个系统级的原理图，如下图所示。详细到数字模块的每一个子模块都确定了输入输出信号的个数、位宽，以及子模块之间的逻辑关系。我想问一下，大家是不是在实际工作中的时候也会先画一个类似的原理图，然后根据图来写verilog代码？

yupc123

写hdl代码，就是画电路图，没电路基础，最好不要学

lingking

yupc123 发表于 2019-6-20 08:52 写hdl代码，就是画电路图，没电路基础，最好不要学

教材里总是纸上谈兵。然后现在又被开发板的教程误导了。感觉应该是先画原理框图然后根据图来写代码的

lingking

yupc123 发表于 2019-6-20 08:52 写hdl代码，就是画电路图，没电路基础，最好不要学

我可不是电路的外行，只是没有用过verilog写代码而已。本科就是微电子专业的

heningbo

lingking 发表于 2019-6-20 09:17 教材里总是纸上谈兵。然后现在又被开发板的教程误导了。感觉应该是先画原理框图然后根据图来写代码的

为什么会说是被开发板误了，是不是没有选对开发板吧。

之前自己就是没选好，最近因项目需求买了另一家的开发板，觉得思路清晰，对提升不错

全部都是泡馍

RTL级设计 在于功能性设计  具体电路关系不是特别大

lingking

heningbo 发表于 2019-6-20 14:16 为什么会说是被开发板误了，是不是没有选对开发板吧。 之前自己就是没选好，最近因项目需求买了另一家 ...

他们给的教程只有代码，没有原理框图。也没有配套视频

lingking

全部都是泡馍 发表于 2019-6-20 14:29 RTL级设计 在于功能性设计  具体电路关系不是特别大

输入输出的信号定义还是要明确的

LuJianchang

这个系统原理图是由每个模块的代码封装成库，然后用原理图输入方式将各个模块组成一个系统。在设计较大的系统时最好能先画个框图，就像是代码的流程图。

 

heningbo

lingking 发表于 2019-6-20 17:14 他们给的教程只有代码，没有原理框图。也没有配套视频

一般会有代码的架构说明吧，类似于Word文件。这些大概讲述了一下模块整体架构和每一个子模块的相关信息。

但是我觉得如果参考开发板，最好是能别人写的代码熟悉，这样才能熟悉作者思路，更重要的是每个模块中一个详细的设计，然后比较与自己的思路。这样才是真熟悉了

hanjia214304

学习下，以后想往这方面看看路