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发表于2010-6-8 09:35 只看该作者

关于非时钟引脚总是在pin planner里出现的问题 [复制链接]

现象：
计数分频的方式产生了一个时钟ld1_clk，然后对原时钟clk_24和分频时钟ld1_clk都进行了时钟约束,但是并没有将ld1_clk作为output，奇怪的是，编译完后pin planner里就出现了ld1_clk,手动删掉了之后，再编译还是会出现

解决问题办法：
在添加 node or bus 时看看node finder里filter选项。在那里选好你想要添加的管脚类型

你在添加 node or bus 时看看node finder里filter选项。在那里选好你想要添加的管脚类型详情回复发表于 2010-6-8 10:34

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发表于2010-6-8 10:34 只看该作者

你在添加 node or bus 时看看node finder里filter选项。
在那里选好你想要添加的管脚类型

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