请教在飓风3FPGA上关于DDR接口实现的问题

eeleader

请教在飓风3FPGA上关于DDR接口实现的问题 [复制链接]

在Cyclone111的25F324C5FPGA上实现DDR的时序接口电路，遇到很大的麻烦，由于该芯片没有对应的现成可调用的DQ和DQS模块，须手动编写接口VHDL程序，在DQS和DQ的读写时许实现上遇到很大麻烦，用PLL产生400M作为采样时钟通过状态机进行读写时序产生，仿真出了很大问题，数据老是错乱不堪，不知是否为采样频率过高加上Q2仿真延时导致错乱缘故？仿真前的时序约束也考虑到了，可就是实现不了对双倍速以200M输入时钟的DDR的稳定接口时序。后来不用状态机，而用200M基准时钟的0°相位与-90°相位加上触发器实现的时序电路稍有改善，但结果仍不理想，也有相位对不齐，数据错乱现象。求不吝指点！感谢万分！

CSCL

这个问题我没遇到过，不过我也提供XILINX 关于FPGA 读写DDR SDRAM 应用文章给你参考！