请问如何用verilog实现一个迭代方程呀?

kinglihongyu

请问各位verilog如何实现以下这个功能: 运算精度为32比特,其中符号位1比特，整数部分9比特，小数部分23比特。迭代方程组如下: x(i+1)=1-u*x(i)*x(i) 如果初值分别都知道,迭代次数1000,如何用verilog实现?我拿到后想来好久,都不知道怎么办,请大家多帮忙.万分感谢

吓于侠义

你用什么型号的FPGA

chenzhufly

1、先计算u*x*x，得到补码-u*x*x
2、计算得到补码-u*x*x
3、计算x = 1-u*x*x

kinglihongyu

chenzhufly 发表于 2019-2-28 21:05
1、先计算u*x*x，得到补码-u*x*x
2、计算得到补码-u*x*x
3、计算x = 1-u*x*x

主要是怎么迭代呢？

chenzhufly

一个clock就可以迭代一次了

chenzhufly

每1000个clock输出一个值

STM32F103

用Vivado HLS很容易实现

STM32F103

前提你得用Xilinx家的7系列fpga

yupc123

好多人都给你答案了，还不会，总不能让人家给你现成的代码吧！！！！

heningbo

使用generater语法是不是可以实现语法上的迭代呢，
这个自己真不知道，看到的给解释一下。