FIFO的使用和功能仿真

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FIFO的使用和功能仿真 [复制链接]

程序如下,在工程中为顶层模块
`timescale 1ps / 1ps

module test_fifo(
        clk,
        rst_n,
        
        data,
        rdreq,
        wrreq,
        q,
        rdempty,
        rdusedw,
        wrfull,
        wrusedw,
        reg_data,
        check_empty,
        rd_req_r
        );
        
        input clk;
        input rst_n;
        
        output        [63:0]  data;
        output          rdreq;
        output          wrreq;
        output        [63:0]  q;
        output          rdempty;
        output        [7:0]  rdusedw;
        output          wrfull;
        output        [7:0]  wrusedw;
        output  [63:0]reg_data;
        output        check_empty;
        output  rd_req_r;
        
        reg [63:0]data;
        reg check_empty;
        //wire rdreq;
        reg rdreq_r;
        reg wrreq;
        
        // fifo
        adc_fifo        adc_fifo_inst (
        .data ( data ),
        .rdclk ( clk ),
        .rdreq ( rdreq ),
        .wrclk ( clk ),
        .wrreq ( wrreq ),
        .q ( q ),
        .rdempty ( rdempty ),
        .rdusedw ( rdusedw ),
        .wrfull ( wrfull ),
        .wrusedw ( wrusedw )
        );
        
        parameter FIFO_WRITE         = 4'b0001,
                  FIFO_READ          = 4'b0010,
                  IDLE                        = 4'b0100,
                  STOP              = 4'b1000;
                  
        reg [3:0] state;  
        reg [63:0] reg_data;
        reg [255:0]counter;        
        
        always @(posedge clk)
        if(~rst_n) begin
                //rdreq <= #1 1'b0;
                wrreq <= #1  1'b0;
                data  <= #1  64'hffffffffffffffff;
                state <= #1  IDLE;
                counter <= 8'h00;
        end else begin
                        case (state)
                                IDLE:
                                begin
                                        data  <= #1  64'd10;
                                        state <= #1  FIFO_WRITE;
                                        wrreq <= #1  1'b1;
                                end
                                FIFO_WRITE:
                                begin
                                        data <= #1  data + 1'b1;
                                        counter <= counter + 1'b1;
                                        if( counter == 4 ) begin
                                                state <= #1  FIFO_READ;
                                                wrreq <= #1  1'b0;
                                                data  <= #1  data - 1'b1;
                                                //rdreq <= #1  1'b1;
                                        end else
                                                state <= #1  FIFO_WRITE;
                                end
                                FIFO_READ:
                                begin
                                        //reg_data <= q;
                                        if(rdempty)begin
                                                state <= #1  STOP;
                                        end        
                                end
                                STOP:
                                begin
                                        state <= #1  STOP;
                                        //rdreq <= #1  1'b0;
                                        wrreq <= #1  1'b0;
                                end
                        endcase
        end
        
        always @(posedge clk)
        if(~rst_n)
        begin
                check_empty <= 1'b0;
        end        else if(~rdempty)
                check_empty <= 1'b1;
        else
                check_empty <= 1'b0;
               
        assign rdreq = (~rdempty) & check_empty;
        
        always @(posedge clk)
                rdreq_r <= rdreq;
               
        always @(posedge clk)
        if(~rst_n)
        begin
                reg_data <= 0;
        end        else if(rdreq_r)
                reg_data <= q;
        else
                reg_data <= 64'hffffffffffffffff;
               
        
endmodule

DSP16

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