LVDS接收

BIT_Wang

LVDS接收 [复制链接]

 我现在用Cyclone V的FPGA接收8路差分数据，12bit，600M数据率，现在用LVDS_RX核接收数据不正确，这8路数据不是同步的，请问大家什么办法能让这8路差分数据同步啊，不然的话我解出来的数据永远不对

BIT_Wang

PS：我看的xilinx的FPGA例程是用iodelay来控制每个通道的延迟

chenzhufly

先看仿真结果，前仿真 后仿真

yupc123

首先要保证你的PCB没问题，接下去时序分析要正确，所以提问要详细些，

BIT_Wang

补充：设计了一个FPGA处理板，驱动一款图像传感器，传感器发送8对LVDS数据信号，我用FPGA接收，PCB设计中差分线的等长都很严格，PCB板也没问题，传感器的手册中说明了这8对LVDS信号之间不是同步的，实际接收需要对齐操作（bit对齐、word对齐、通道对齐），然后传感器对应的开发板是xilinx的，给的例程bit对齐是用iodelay来计算每对差分的延迟进行对齐。我现在用altera的FPGA做，没找到类似这样的功能，接收的8对LVDS数据有的正确有的乱，所以想请教一下如何用altera的FPGA在接收的时候能让8对LVDS信号同步

yupc123

BIT_Wang 发表于 2018-11-15 14:38
补充：设计了一个FPGA处理板，驱动一款图像传感器，传感器发送8对LVDS数据信号，我用FPGA接收，PCB设计中差 ...

Altera 里我没看到过iodelay，但是你这种情况我也碰到过，我一般是通过时序分析解决的。你不会吧，有一个简单的方法，把主要的几个信号放到逻辑分析里，实时采集波形看一下，Quartus 会自动给你添加时序限制的，有时候也能成功。最后祝你成功！！

BIT_Wang

yupc123 发表于 2018-11-16 15:16
Altera 里我没看到过iodelay，但是你这种情况我也碰到过，我一般是通过时序分析解决的。你不会吧，有一个 ...

请问你具体是怎么解决的啊，我没太明白~