FPGA 约束？

eeleader

FPGA 约束？ [复制链接]

现在在使用xlilinx综合，synplify和ISE都可以做约束，有什么区别？
最终以那个为准？
还有综合的约束和布局布线的约束有什么区别？

cscl

没那么多标准吧，有一个就成

sadlife1000

综合的约束都是RTL门级电路展开优化要求。对时间参数要求，系统也只是估计而已，跟实际很大的偏差。
布局布线，约束是最终结果。为了后端的静态时序验证，以及功耗计算都是非常有必要的。
也在不需要修改代码条件下，进行实际布局内容参数满足要求。
当布局布线会依赖于器件要求。