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发表于2010-5-19 20:21 只看该作者

关于信号输出对电路造成影响的问题！ [复制链接]

我现在遇到一个奇怪的问题，如果我将电路中的某个信号赋值给一个输出管脚的话，那么整个电路的逻辑都不对了。（如果不输出的话，通过其它管脚观察时逻辑是正确的）
大家有没有碰到过这种情况？是怎么回事？请高手指点！
注：我是在quartus8.1中用VHDL编程的。

可能你的硬件电路完整性有问题。才可能出现这种情况！详情回复发表于 2010-5-20 13:55

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发表于2010-5-20 13:55 只看该作者

可能你的硬件电路完整性有问题。才可能出现这种情况！

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