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eeleader

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五彩晶圆（高级）
楼主
发表于2010-5-17 09:23 只看该作者
 

请教一个异步的问题 [复制链接]

时钟CLKA与CLKB，可否这样操作一个信号（en）：
    时钟CLKA下检测到某条件（A）时，将en置为“1”；
    然后时钟CLKB检测到en为高后，输出一个时钟宽度的脉冲，并将en拉低，置为“0”？
烦请各位高手告之，这样做可不可以？不可以的话，又是因为什么原因呢？
时钟
此帖出自FPGA/CPLD论坛

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抱着如花看月
我潜水多年，忍不住注册个账号上来  详情 回复 发表于 2010-5-19 14:12
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mr.king

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一粒金砂（高级）
沙发
发表于2010-5-17 19:07 只看该作者
 

你把条件补充完整

参见仿真结果

条件不全.JPG (41.88 KB, 下载次数: 0)

条件不全.JPG
此帖出自FPGA/CPLD论坛
 
 
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mr.king

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一粒金砂（高级）
板凳
发表于2010-5-17 19:12 只看该作者
 

条件不全面，你要提供条件相对量时钟的相位关系

如果想任意状况，不能实现，因为逻辑矛盾
此帖出自FPGA/CPLD论坛
 
 
 
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tx_xy

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纯净的硅（高级）
4楼
发表于2010-5-18 10:20 只看该作者
 
应该是可以实现的 。
EN的得到通过EN1和EN2相与。
EN1常态为低电平，当CLKA检测到某条件时，EN1为高；
EN2常态为高电平，当CLKB检测到EN的上升沿，再延迟输出一个脉冲后，EN2输出低电平。
没有经过具体测试，只是简单分析。仅供参考 。
此帖出自FPGA/CPLD论坛
 
 
 
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抱着如花看月

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一粒金砂（初级）
5楼
发表于2010-5-19 14:12 只看该作者
 
我潜水多年，忍不住注册个账号上来
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