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一粒金砂(中级)

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XC9572 CPLD学习套件(SM-503) [复制链接]

XC9572 CPLD学习套件,包括 SM101板 + ST-990XIL下载线 + SM130板 + 电源变压器。该学习板套件价格便宜、简单易懂。包含硬件的全部原理图及PCB,有配套的Verilog HDL语言例子。套件虽然简单,但已包含了一个最小系统所需的部分。
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楼上的看个程序好 不 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is port(clk:in std_logic;--输入时钟 cmd:in std_logic_vector(7 downto 0);--分频指令cmd clkout:out std_logic);--输出时钟 end fenpin; architecture arch of fenpin is signal clkt:std_logic:='0'; begin process(clk,cmd) variable cnt:std_logic_vector(7 downto 0):=(others=>'0'); begin if cmd="00000000" then--如果是0则不分频   clkt=cmd-1 then--计数cmd次clkt翻转一次,即可实现2*cmd次的分频    clkt'0');   else    cnt:=cnt+1;   end if;   end if; clkout  详情 回复 发表于 2010-4-30 10:55
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一粒金砂(初级)

沙发
 
楼上的看个程序好 不

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;--输入时钟
cmd:in std_logic_vector(7 downto 0);--分频指令cmd
clkout:out std_logic);--输出时钟
end fenpin;
architecture arch of fenpin is
signal clkt:std_logic:='0';
begin
process(clk,cmd)
variable cnt:std_logic_vector(7 downto 0):=(others=>'0');
begin
if cmd="00000000" then--如果是0则不分频
  clkt<=clk;
elsif rising_edge(clk) then
  if cnt>=cmd-1 then--计数cmd次clkt翻转一次,即可实现2*cmd次的分频
   clkt<=not clkt;
   cnt:=(others=>'0');
  else
   cnt:=cnt+1;
  end if;  
end if;
clkout<=clkt;--输出
end process;
end arch;


ISE防真老抱错误

ERROR:Cpld:853 - Insufficient number of product terms.  This design needs at least 250 but only 180 left after allocating other resources.
Device 9536XL44VQ was disqualified.
ERROR:Cpld:868 - Cannot fit the design into any of the specified devices with the selected implementation options.
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