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zhoujoe

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一粒金砂（初级）
楼主
发表于2010-4-25 12:13 只看该作者
 

关于FPGA时序约束的问题 [复制链接]

我用的FPGA是CyconeII，EP2C70F672C8，工程要求最高时钟为250MHZ，但是用QuartusII V8.1编译后，总是满足不了时钟要求，仅能跑到175MHz，但是如果选择同型号速度为C6的芯片编译，就能达到时钟要求。编译后仅用20%的资源。
       我的问题是：可以用C6的芯片编译后，将代码下载到C8的芯片中去吗？Quartus中怎样设置可以只考虑时序要求，或者说怎样设置可以使编译结果满足时序要求？
        谢谢！
时钟, 芯片, 资源
此帖出自FPGA/CPLD论坛

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eeleader
需要设置上升时间，保持时间和时钟周期  详情 回复 发表于 2010-4-25 18:05
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eeleader

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五彩晶圆（高级）
沙发
发表于2010-4-25 18:05 只看该作者
 
需要设置上升时间，保持时间和时钟周期
此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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欢迎光临网上店铺！
 
 
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