VHDL 输入输出端口怎样使用自定义类型？

eeleader

VHDL 输入输出端口怎样使用自定义类型？ [复制链接]

大虾们，VHDL模块直接二维数据传递，经常想用二维数组来定义端口。但标准的IEEE库里面，没有这种定义？怎样使用自定义类型定义输出端口，有用过的吗？

DSP16

可以PACKAGE 类型来定义

CSCL

回复楼上，请举个详细使用的例子

毅雨云成

verilog2001语法不支持，但是可以综合通过，在ISE/Vivado里面的Source File Properties里面有个Type类型，将其改成SystemVerilog 编译即可通过，综合可实现。