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有这样一个模块,
module Mux(
input clk_1,
input data_clk1,
input clk_2,
input data_clk2,
input clk_3,
input select_clk3,
output data_out
);
endmodule
data_clk1,在clk_1时钟域,data_clk2在clk_2时钟域,select_clk3在clk_3时钟域,该模块的功能是当select_clk3为1时,data_out输出为data_clk1(自然也为clk_1时钟域),当select_clk3为0时,data_out输出为data_clk2(自然也为clk_2时钟域)。clk_1和clk_2频率比较接近,但相位不同,clk_3的频率大致为clk_1或clk_2的2倍。
现在的问题是,怎样才能保证输出data_out不会出现毛刺,亚稳态?
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