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njiggih 发表于 2017-3-27 19:27

【明德扬】倾情分享海量FPGA设计技巧学习资料 转

1.如何在MODELSIM中仿真ISE的IP核
明德扬分享的在MODELSIM中仿真带IP核的XILINX工程方法，一步步教你怎么添加仿真库，怎么实现ISE的IP核的仿真详细步骤。
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2.红外接收verilog工程分享 实测可用
明德扬分享的红外接收工程，该工程甚至至简设计法实现，已经在板子上亲测可用。需要该功能的，添加verilog文件就可以使用了。
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3.基于至简设计法的数字时钟设计
数字时钟是常见的毕业设计题目，看看如何使用至简设计法来设计数字时钟。
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4.至简设计法中的四段式状态机
现在流行的状态机设计，一般可分为一段式、两段式和三段式，然而我们明德扬却发明了四段式状态机，并制定了一些规则，从此设计再不用胡思乱想，套用模板，填好关键信号就完成了，简单又不会出错！
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5.基于PWM的LED灯代码 实测可用
明德扬分享的调制PWM驱动LED工程,利用脉冲宽度调制调制出几个不同宽度的脉冲来驱动LED灯，添加verilog文件即可使用。
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6.篮球倒计时verilog代码分享 实测可用
明德扬设计的倒计时案例工程,24秒倒计时，实现可暂停可复位,添加代码即可使用。
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7.闹钟工程代码分享
明德扬设计的闹钟工程案例，有24小时时钟计数器，可设定闹钟时间，可修改时钟时间，当到达闹钟设定时间时则蜂鸣器响。
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8.基于至简设计法实现的万年历功能
明德扬至简设计法实现的万年历案例，具有年月日计数器，时间设定功能，自主判断大月小月平闰年的功能，添加verilog代码即可使用。
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此内容由EEWORLD论坛网友njiggih原创，如需转载或用于商业用途需征得作者同意并注明出处

njiggih 发表于 2017-5-24 10:51

FPGA设计技巧之gVim设计模板
FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。

njiggih 发表于 2017-12-23 11:42

本次公开课主题：FPGA中原码、补码和小数的运算
公开课时间：2017年12月30日，星期六20：00
参加方式： 加入QQ群97，92，53，96
欢迎有兴趣的朋友参与！

白丁 发表于 2017-3-27 20:56

多谢楼主分享

constant 发表于 2017-3-28 08:56

使用MODELSIM仿真的，实在是不会

00750 发表于 2017-3-28 10:47

支持楼主多发资源！{:1_124:}

star_66666 发表于 2017-3-28 10:57

楼

╭︿︿︿╮
{/ oo /}
( (oo) )   
︶︶︶
很热心，谢谢资料啊，是好东西哦，值得一看哦，:victory::victory::victory:

shiguangjiqiren 发表于 2017-3-28 12:43

:不错不错，学习一下

goodbey155 发表于 2017-3-29 19:10

先下载学习下！{:1_103:}

liangqin1573 发表于 2017-4-7 14:36

感谢分享

naobie 发表于 2017-4-7 14:48

好东西，赶紧看看

njiggih 发表于 2017-4-8 17:53

naobie 发表于 2017-4-7 14:48
好东西，赶紧看看

{:1_138:}好的东西当然要分享啦！

lcctiger 发表于 2017-4-8 18:02

多谢楼主分享

落日旌旗 发表于 2017-4-8 20:17

谢谢分享

deluxe7 发表于 2017-4-8 20:19

谢谢楼主，过来看看

njiggih 发表于 2017-4-10 19:03

deluxe7 发表于 2017-4-8 20:19
谢谢楼主，过来看看

多谢回帖啦:)

njiggih 发表于 2017-4-10 19:03

落日旌旗 发表于 2017-4-8 20:17
谢谢分享

:):)

yangyangsasa 发表于 2017-4-15 23:33

谢谢分享，好好学习。

yangyangsasa 发表于 2017-4-15 23:35

一起学习，共同提高

njiggih 发表于 2017-4-21 11:03

yangyangsasa 发表于 2017-4-15 23:35
一起学习，共同提高

好资料 当然要分享{:1_102:}

njiggih 发表于 2017-4-21 11:06

本帖最后由 njiggih 于 2017-4-21 11:13 编辑

1.16位2级流水灯加法器
明德扬至简设计法设计的16位2级流水灯加法器，应用流水线规则的加法器，只需要很少或者根本不需要额外的成本。

2.8位verilog加法器
用Verilog HDL来描述加法器是相当容易的，只需要把运算表达式写出来即可，本案例用加法运算符实现了8位加法器的功能。


3.明德扬至简设计法设计的IP核加法器
明德扬至简设计法设计的IP核加法器，在Quartus II 和ISE中都有加法器的IP core，可以完成无符号数和有符号数的加、减法，支持有符号数的补码、原码操作及无符号数的加、减操作，引入了最佳流水线操作，可以方便的为用户生成有效的加法器，用户可以根据自己的需要来完成配置加法器 ，本案例用Altera和Xilinx的IP核实现了26位加法器的功能。


4.明德扬至简设计法设计的8位串行乘法器
明德扬至简设计法设计的8位串行乘法器，利用左移，然后相加，根据二进制数的权位来决定左移几位，实际上乘法结果就是被乘数乘以每一位乘以模（10）的N次方的累积和。


5.4位流水线乘法器
明德扬至简设计法设计的4位流水线乘法器，比串行乘法器速度快很多。

依然爱你· 发表于 2017-5-6 19:18

Test

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