为什么quartus仿真不出波形啊啊啊啊球球大佬帮忙看一下呗

小孩彦旻旻 发表于 2024-5-24 16:37

RTL视图



 

顶层模块

  

 

dds正弦波信号发生模块

module    dds_noip( 
    input    wire        sclk, 
    input    wire        rst_n, 
    input wire     FW, 
    output    wire        o_wave, 
    output   reg  out 
);

parameter    FRQ_W=32'd85899346;        //相当于M 
parameter    FRQ_ADD=32'd85899346/2;//相当于递增量 
reg            phase_sum; 
wire        addr; 
reg            frq_word; 
reg            div_cnt; 
reg                div_flag;

 
always @(posedge sclk or negedge rst_n) 
    if(rst_n == 1'b0) 
        phase_sum <= 1'd0; 
    else  
        phase_sum <= phase_sum + FRQ_W/FW; 
     
assign addr = phase_sum;

 
         
always @(posedge sclk or negedge rst_n) 
    if(rst_n == 1'b0) 
        out <= 0; 
    else if(o_wave>128) 
       out <= 1; 
    else  
        out <= 0;

rom_512x8     rom_512x8_inst( 
    .address(addr), 
     .clock(sclk), 
     .rst(rst_n), 
     .q(o_wave) 
     ); 
      
endmodule

 

rom模块

 

module rom_512x8 ( 
    address, 
    clock, 
    rst, 
    q 
    ); 
    input      address; 
    input      clock; 
    input   rst; 
    output reg  q; 
     
parameter SINE_FILE = "sine.txt"; 

reg sine_rom ;       

initial 
begin 
$readmemh(SINE_FILE, sine_rom);  
end

always@(posedge clock,negedge rst) 
begin

if(!rst) 
begin 
q<=8'b0; 
end

else  
begin 
q<=sine_rom; 
end

 
end

endmodule

 

uart串口接收模块

module uart_rx( 
                        clk, 
                        res, 
                        RX, 
                        data_out, 
                        en_data_out 
                        ); 
  
input                    clk; 
input                    res; 
input                    RX; 
output       data_out;//接收字节输出 
output                en_data_out;//输出使能 
  
reg                state;//主状态机 
reg                con;//用于计算比特宽度； 
//系统时钟频率24兆赫兹（24，000，000），支持4800波特率 
//计数24000000/4800=5000（0001 0011 1000 1000），13位 
//1.5倍宽度，5000*1.5=7500，算8000（0001 1111 0100 0000），13位 
reg                con_bits;//用于计算比特数，计转了多少圈 
  
reg                        RX_delay;//RX延时 
reg                     en_data_out; 
  
reg                data_out; 
  
always@(posedge clk or negedge res) 
  
if(~res)begin 
    state<=0;con<=0;con_bits<=0;RX_delay<=0; 
    data_out<=0;en_data_out<=0; 
end 
else begin 
  
RX_delay<=RX;//有时钟就在动，不需要条件 
  
  
    case(state) 
    0://等空闲，10个bit以上连续的1 
    begin 
            if(con==5000-1)begin 
                con<=0;//计数转了一圈 
            end 
            else begin 
                con<=con+1; 
            end 
            if(con==0)begin 
                if(RX)begin 
                    con_bits<=con_bits+1; 
                end 
                else begin 
                    con_bits<=0; 
                end 
        end 
         
        if(con_bits==12)begin 
            state<=1; 
        end 
    end 
     
    1://等起始位； 
    begin 
    en_data_out<=0; 
        if(~RX&RX_delay)begin 
            state<=2; 
        end 
    end 
    2://收最低位b0； 
    begin 
            //要等1.5Tbit，5000*1.5=7500 
            if(con==7500-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=3; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    3://收最低位b1； 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=4; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    4://收最低位b2 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=5; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    5://收最低位b3 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=6; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    6://收最低位b4 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=7; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    7://收最低位b5 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=8; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    8://收最低位b6 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=9; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    9://收最低位b7 
    begin 
    //要等1Tbit，5000*1=5000 
            if(con==5000-1)begin 
                con<=0; 
                data_out<=RX; 
                state<=10; 
            end 
            else begin 
                con<=con+1;         
            end 
    end 
    10://产生使能脉冲 
    begin 
        en_data_out<=1; 
        state<=1; 
    end 
     
    default://其他未定义状态 
    begin 
        state<=0; 
        con<=0; 
        con_bits<=0; 
        en_data_out<=0; 
     
    end 
     
     
    endcase 
  
end 
  
endmodule 
 

rom的初始化文件也都放在和db、modelsim同级目录下面了，还是不是到什么问题，是模块连接的问题吗

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