夏宇闻老师书第14章例14.4的问题
<p>代码：</p><pre>
<code>`timescale 1 us/ 1 us
module osc2(clk);
output clk;
reg clk;
initial #100 clk=0;
always @(clk)
#1000clk<=~clk;
endmodule</code></pre>
<p>夏老师的书上说可以产生波形的，可是我分配了管脚，烧进去，发现产生不了波形。</p>
<p>这是怎么回事？难道书上说的有误？谢谢！</p>
<p>我尝试着仿真了一下：</p>
<pre>
<code>`timescale 1 us/ 1 us
module osc2_vlg_tst();
wire clk;
osc2 i1 (
// port map - connection between master ports and signals/registers
.clk(clk)
);
initial
begin
// code that executes only once
// insert code here --> begin
#100 clk=0;
// --> end
end
always @(clk)
#1000clk<=~clk;
// optional sensitivity list
// @(event1 or event2 or .... eventn)
endmodule
</code></pre>
<p>结果：</p>
<p></p>
<p>我改了一下：</p>
<p>reg clk;</p>
<p>仿真结果如下：</p>
<p></p>
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