夏宇闻老师书第十章第五节例子的问题
<p>我买了夏宇闻老师的书《Verilog 数字系统设计教程》第四版。</p><p> </p>
<p>我正在看第10章第五节，有个例子，在第148页</p>
<p>代码：</p>
<pre>
<code>module SampleOfBus(DataBus,link_bus,write);
inout DataBus;
input link_bus;
reg outsigs;
reg insigs;
assign DataBus=(link_bus) ? outsigs:12'hzzz;
always @(posedge write)
begin
insigs<=DataBus*3;
end
endmodule
</code></pre>
<p>编译出错：</p>
<p></p>
<p>我以为write可能是关键字，我改成write1,仍然不行。</p>
<p>请问高手，如何解决？谢谢！</p>
<p>write是input还是output还是inout啊，你没写清楚</p>
天伤星 发表于 2023-3-23 14:01
write是input还是output还是inout啊，你没写清楚
<p>谢谢！搞好了</p>
页:
[1]