【中科亿海微EQ6HL45开发平台测评体验】+ ip_pll例程与eLinx软件的调试
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<h2>ip_pll例程<a href="https://mars4zhu.loca.lt/EQ6HL45_Demo_Notes.html#ip-pll" title="Permalink to this heading"></a></h2>
<section id="pll-clk">
<h3>例化pll_clk<a href="https://mars4zhu.loca.lt/EQ6HL45_Demo_Notes.html#pll-clk" title="Permalink to this heading"></a></h3>
<p>EQ6HL45芯片中集成8个PLL，使用altpll例化并在eLinx开发软件朱红使用可视化配置界面，直观地进行配置。由于高频信号使用示波器观察较困难，设置降低到10MHz、10MHz（180°相移）、30MHz、33MHz；</p>
<p>配置后在verilog中像普通verilog模块一样，可自由使用。</p>
</section>
<section id="id4">
<h3>输出效果<a href="https://mars4zhu.loca.lt/EQ6HL45_Demo_Notes.html#id4" title="Permalink to this heading"></a></h3>
<p>综合下载后，在开发板引出的IO引脚上，用示波器观察波形，可见10MHz和10MHz（180°相移）的波形如图：</p>
<p>30MHz和33MHz波形类似，不再赘叙。</p>
</section>
<section id="id5">
<h3>设置调试<a href="https://mars4zhu.loca.lt/EQ6HL45_Demo_Notes.html#id5" title="Permalink to this heading"></a></h3>
<p>在菜单栏Tools->Set Up Debug，可以打开调试设置界面，对项目内的信号、时钟源、采样点灯设置，如图：</p>
<p>生成的输出反映在约束文件ip_pll.edc的</p>
<pre style="background:#555; padding:10px; color:#ddd !important;">
create_debug_core u_ila_0 ila
set_property C_DATA_DEPTH 1024
set_property port_width 1
connect_debug_port u_ila_0/clk ]
set_property PROBE_TYPE DATA_AND_TRIGGER
...
create_debug_port u_ila_0 probe
</pre>
<p>然后重新implement、Generate BitStream下载后，在Debug界面上看到如下波形：</p>
</section>
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