成功使用ZYNQ驱动LTC2325-16

littleshrimp 发表于 2020-12-20 13:29

这些天一直在弄ZYNQ（矿板）驱动LTC2325-16 ADC，感觉FPGA太难了，对于我这样的新手它不像单片机那样可以“轻松”使用试错的方法通过不断修改代码来完成想要的功能，这样做真的是太太太太费时间了。这些天基本上都是在听CPU风扇呼呼的响，电费多了、睡眠少了、头发也掉了不少，不过经过这几天的学习遇到很多编译错误倒是都能轻松解决了。

                  LTC2325-16是一个4通道16位5MSPS的ADC，支持串行LVDS输出，时序看起来并不复杂。板子是我自己画的自己焊的，之前因为使用了劣质的1117烧过电源芯片，所以我不确定它是不是好的。矿板的差分对不是成对出现的和LTC2325-16连接需要通过排线转换，一旦有问题，哪哪都可能有问题。

 

                  开始感觉很轻松就能读到ADC数据，但是不稳定，经常有错误的数据，后来经过几天的调试发现原来是一对LVDS时钟线的其中一条没压接好，LTC2325-16能读到时钟，只是经常出错，因为时钟是100MHz的，手里的示波器才100MHz的带宽，看数据也比较困难，刚开始测量发现时钟的n线没有输出还以为是FPGA没配置好，因为对FPGA不熟悉总怀疑代码没写好，各种改代码最后才发现是数据线断了。

                  数据线接好以后读到的数据好了那么一点，不过还是不正常，后边这些天基本一起在弄LTC2325-16的时序，时序看起来比较简单（是我想简单了），我没有使用官方提供的verilog，因为那个代码是altera的，有一些和芯片相关的代码所以才自己写。

                  因为没法测量FPGA实际输出的时序，不确定自己写的看起来非常完美的波形到底哪里不对，后来没办法了，只好使用官方提供的代码，研究它关于altera相关的部分，主要是一个时钟PLL的代码，一个110MHz输入，2个55MHz，2个110MHz，一个220MHz，一个5MHz输出，5MHz还有55MHz和110MHz都有一路做了相位偏移。昨天开始弄的，理解完了觉得没问题了发现用ZYNQ弄不出来，原因是vivado里的clock wizard没法配置输出5MHz 相移1.62度4%占空比的时钟，占空比基本不能小于40%。

                  后来经过不断测试，发现如果输入是10MHz输出也是10MHz时配置可以很灵活，只要把相称和占空比乘2，然后再写一个代码，把10MHz输出的时钟的奇数电平设置成0，功能终于可以实现了。最后的时钟树像下边这样。

 

 

                  时钟的问题解决了，剩下就是改改代码，把数据通过AXI-FULL发送到PS端，ADC的设置使用AXI-LITE通过PS配置，改好以后测试了一下数据，还是比较满意的。

                  因为还没有实现PS端到PC的数据发送，电脑的波形显示是通过JTAG实现的，Xilinx SDK可以XSCT输出内存数据，通过mrd加地址和长度就可以把数据输出到窗口。

 

复制输出的数据，通过EXCEL整理，然后再把十六进制转成十进制就能看到波形。开始我是这么做的，后来发现比较麻烦，就用上位机接收粘贴的数据通过代码进行整理，这样能方便很多，基本上是输出、复制、粘贴就能看到波形。再后来发现复制也比较麻烦，因为数据很长，要从头复制到结尾。最后使用mrd -bin -file D:/ mem.bin 0x100 1000，把内存数据输出到文件，上位机点一个按钮然后自动在这个文件里读出ADC数据，这样就能方便一些了。

                  因为手里一直没有信号发生器，只能简单看一下采集的数据噪声大不大，前两天买了一台还没到，等设备到了再继续弄。

d1023 发表于 2020-12-20 22:54

本帖最后由 d1023 于 2020-12-21 08:45 编辑

好巧, 我正要请人帮忙做 ZYNQ驱动LTC2325-16, 就在Google搜索到这个帖子了

 

请问如何联系, 是否可以尝试交流一下, 我在深圳

littleshrimp 发表于 2020-12-21 10:57

d1023 发表于 2020-12-20 22:54
好巧, 我正要请人帮忙做 ZYNQ驱动LTC2325-16, 就在Google搜索到这个帖子了

 

请问如何联系 ...

你好，我是FPGA新手，应该满足不了你的要求

LTC2325-16官方提供了CPLD的verilog代码



你找个开发FPGA的把它移到ZYNQ上就可以

对于成手来说应该很容易

d1023 发表于 2020-12-21 15:22

littleshrimp 发表于 2020-12-21 10:57
你好，我是FPGA新手，应该满足不了你的要求

LTC2325-16官方提供了CPLD的verilog代码

你找个开 ...

谢谢

奔向太平洋 发表于 2022-2-22 23:34

方便发一下完整的block design截图吗

littleshrimp 发表于 2022-2-24 09:53

奔向太平洋发表于 2022-2-22 23:34
方便发一下完整的block design截图吗

我建了2个 BD，一个是LTC2325-16的。



 另一个是ZYNQ，因为是第一次弄FPGA，这个东西写的还有很多不是很合理的地方，AXI和网络部分都参考或使用了黑金的相应工程。

Fred_1977 发表于 2022-2-24 14:06

<div class='shownolgin' data-isdigest='no'>问下楼主，这个ADC要自已建库，还是在EDA里调用? 我也正在学FPGA, 所以学习下.
</div><script>showreplylogin();</script><script type="text/javascript">(function(d,c){var a=d.createElement("script"),m=d.getElementsByTagName("script"),eewurl="//counter.eeworld.com.cn/pv/count/";a.src=eewurl+c;m.parentNode.insertBefore(a,m)})(document,523)</script>

littleshrimp 发表于 2022-2-24 14:13

<div class='shownolgin' data-isdigest='no'>Fred_1977 发表于 2022-2-24 14:06
问下楼主，这个ADC要自已建库，还是在EDA里调用? 我也正在学FPGA, 所以学习下.

  

 

https://www.analog.com/cn/design-center/packaging-quality-symbols-footprints/symbols-and-footprints/LTC2325-16.html
</div><script>showreplylogin();</script>

33566 发表于 2022-3-26 21:28

<div class='shownolgin' data-isdigest='no'>博主您好能发一下原理图看一下么？打扰您了
</div><script>showreplylogin();</script>

littleshrimp 发表于 2022-3-26 23:48

<div class='shownolgin' data-isdigest='no'>33566 发表于 2022-3-26 21:28
博主您好能发一下原理图看一下么？打扰您了

原理图我参考的官方评估板，拆掉CPLD和ADC驱动器</div><script>showreplylogin();</script>

33566 发表于 2022-3-28 11:14

<div class='shownolgin' data-isdigest='no'>littleshrimp 发表于 2022-3-26 23:48
原理图我参考的官方评估板，拆掉CPLD和ADC驱动器

博主您好！我有个问题想咨询您一下，就是LTC2325-16 CLKOUT引脚，这个引脚的信号参考书上说是SCK信号的一个延迟，那么这个信号是怎么产生的呢? 我可以理解为产生SCK以后 ADC芯片会自动延迟一段时间然后在CLKOUT引脚输出给FPGA么？  打扰您了
</div><script>showreplylogin();</script>

littleshrimp 发表于 2022-3-28 11:34

<div class='shownolgin' data-isdigest='no'>33566 发表于 2022-3-28 11:14
博主您好！我有个问题想咨询您一下，就是LTC2325-16 CLKOUT引脚，这个引脚的信号参考书上说是SCK信号的 ...

我理解的CLKOUT是为了方便在DDR模式下读取数据用的。SDR模式下如果上升沿更新数据可以在下降沿读取，DDR上升和下降沿都更新数据就需要有一个延迟，在数据稳定时读取数据。</div><script>showreplylogin();</script>

33566 发表于 2022-3-28 15:58

<div class='shownolgin' data-isdigest='no'>littleshrimp 发表于 2022-3-28 11:34
我理解的CLKOUT是为了方便在DDR模式下读取数据用的。SDR模式下如果上升沿更新数据可以在下降沿读取，DDR ...

在进行编程时CLKOUT属于input 输入信号，那么这个信号是怎么产生的呢？那我们在编程时该怎么配置这个引脚呢？还是说这个引脚上的信号是LTC2325芯片自动产生的，只需要把他交给FPGA就行了   感谢博主的回答，我的水平比较菜麻烦博主了
</div><script>showreplylogin();</script>

littleshrimp 发表于 2022-3-28 16:32

<div class='shownolgin' data-isdigest='no'>33566 发表于 2022-3-28 15:58
在进行编程时CLKOUT属于input 输入信号，那么这个信号是怎么产生的呢？那我们在编程时该怎么配置这个引脚 ...

CLKOUT是ADC输出给FPGA用来读取数据用的时钟，FPGA把它作为输入时钟来读数据就可以。

官方提供的例程里好像没有使用这个时钟，对应的时钟是FPGA自己生成的，所以它可以悬空不管。
</div><script>showreplylogin();</script>

13077 发表于 2022-6-24 11:16

<div class='shownolgin' data-isdigest='no'> 本帖最后由 13077 于 2022-6-27 09:39 编辑

<table cellpadding="0" cellspacing="0">
<tbody>
<tr>
<td id="postmessage_3152931">
请教一下2325 IP的DATA_VALID信号时序怎么产生，data是数据输出吗
</td>
</tr>
</tbody>
</table>
</div><script>showreplylogin();</script>

13077 发表于 2022-7-6 19:15

<div class='shownolgin' data-isdigest='no'>littleshrimp 发表于 2022-3-28 16:32
CLKOUT是ADC输出给FPGA用来读取数据用的时钟，FPGA把它作为输入时钟来读数据就可以。

官方提供的例程 ...

请教一下AD的可靠性怎么测试
</div><script>showreplylogin();</script>

littleshrimp 发表于 2022-7-6 19:48

<div class='shownolgin' data-isdigest='no'>13077 发表于 2022-7-6 19:15
请教一下AD的可靠性怎么测试

你说的可靠性是指什么？</div><script>showreplylogin();</script>

13077 发表于 2022-7-7 18:53

<div class='shownolgin' data-isdigest='no'> 本帖最后由 13077 于 2022-7-7 19:55 编辑

数据准确性，为啥自己连信号发生器给的输入信号没用

  

  

 
</div><script>showreplylogin();</script>

littleshrimp 发表于 2022-7-7 22:34

<div class='shownolgin' data-isdigest='no'>输入固定电压比如0或者正负满量程看看数据是不是和预期的一样然后再采信号发生器的数据做对比 ILA可以直接显示对应通道的波形</div><script>showreplylogin();</script>

13077 发表于 2022-7-8 09:04

<div class='shownolgin' data-isdigest='no'>手册要求转换时间170ns，例程的时钟是不是太快了 
 
</div><script>showreplylogin();</script>

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