基于FPGA的DPLL设计与仿真实现

jyl

基于FPGA的DPLL设计与仿真实现 [复制链接]

1引言

锁相技术现已广泛应用于电子技术的各个领域，特别是在数字通信的调制解调、位同步、频率合成中常常要用到各种各样的锁相环。最初的锁相环全部由模拟电路组成，由于模拟锁相环存在温度漂移、电网电压的影响等缺点，给系统的同步调节带来困难。随着大规模、超大规模数字集成技术的发展，模拟锁相环逐渐被数字锁相环所取代。近年来数字锁相环得到了广泛的应用，随着FPGA和CPLD技术的迅猛发展，其实现方式和工作速度都到了本质的改进和提高，可以说数字锁相环是随着FPGA的发展而发展起来的。

2超前滞后型数字锁相环的组成原理与实现

数字锁相环按采样鉴相器的类型不同共分为四类:①过零型锁相环;②触发型锁相环;③超前滞后型锁相环;④奈奎斯特型锁相环。本文重点介绍基于FPGA的超前滞后型数字锁相环的设计。超前滞后型数字锁相环路由数字鉴相器，数控振荡器，徘徊滤波器组成。在该环路中，数字鉴相器在每一个周期内将输人信号与本地估算信号进行相位比较，以得到两者相位超前或滞后的信息。然后将该相位误差信息送到徘徊滤波器，产生的加速或减速脉冲控制信号用以改变数控振荡器高速时钟的周期与相位.使得本地估算信号与输人信号相位同步。
    (1)数字鉴相器。在数字鉴相器中，首先将输人信号的正向过零脉冲与本地估算信号的正向过零脉冲进行比较，从而得到一个表明相位误差的脉冲输出，其宽度反映超前(滞后)相位的多少。当本地估算信号超前于输人信号时，其输出为超前脉冲，反之，则为滞后脉冲。鉴相器比较的结果用于控制徘徊滤波器的状态。数字鉴相器电路如图2所示:

数字鉴相器仿真波形如图3所示:F1接输人信号，F2接本地估算信号，模块DoulbIeDFF是VHDL语言设计的含两个D触发器的模块，Q1输出超前脉冲，Q2输出滞后脉冲。由仿真波形，可看出当F1端信号超前于F2端信号时，Q1端输出反映两信号相位差的脉冲，而Q2端无输出。
    (2)徘徊滤波器。徘徊滤波器的作用是平滑过零脉冲带来的相位抖动，选用双向计数器来实现该功能。将双向计数器的计数状态预置于中间状态，则鉴相器每输出一个超前脉冲，计数器进行加计数，反之，则进行减计数。只有当本地枯算信号与输人信号的相位误差在同一极性持续增加时，计数器会朝一个方向计数，直到有进位或借位脉冲输出。该脉冲即是数控振荡器的控制信号，用以控制数控振荡器输出的本地估算脉冲的频率与相位。由此可见，由于徘徊滤波器的作用，使得锁相环只有在本地估算信号与输人数字的相位有一定的误差时，才进行调整，以达到平滑噪声干扰带来的相位抖动的目的。以下给出徘徊滤波器的VHDL部分代码及仿真波形:

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[ 本帖最后由 jyl 于 2009-6-26 14:25 编辑 ]

sjl105105

kankanaknakankan

jiangrk

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hjc1108eda

很好的资料，谢谢

xiaohe669

哦，太厉害了！！！！

nqwang

好资料，收藏了，

鑫海宝贝

不错顶顶

龙之舞者

很好的帖子！赞一个！！

songzhiqangsan

下来看看

浮生若佛

正准备设计一个数字频率计，拿来参详参详。