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一粒金砂（中级）

楼主

发表于2017-10-12 19:37 只看该作者

如何用FPGA中的进位链来做延迟 [复制链接]

目前是要做一个TDC（time-to-digital，converter），基本方法使用进位链来做延迟，请问如何将进位链级联起来做延迟啊？

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点评

全部都是泡馍

这好像无法实现ps级的时间测量吧。详情回复发表于 2017-10-16 09:14

FPGA培训 FPGA设计 verilog教程

全部都是泡馍

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一粒金砂（中级）

板凳

楼主| 发表于2017-10-16 09:14 只看该作者

dujianwell 发表于 2017-10-14 15:16
用触发器级联

这好像无法实现ps级的时间测量吧。

此帖出自EE_FPGA学习乐园论坛

不足论

1204 帖子	1 TA的资源

纯净的硅（初级）

4楼

发表于2017-10-16 10:02 只看该作者

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