社区导航

 
快捷导航
  • 首页
  • 论坛
  • 查看新帖
  • 最新回复
  • 精华区
  • 社区活动
  • 联系管理员
  • 消灭零回复
  • E金币兑换
搜索
查看: 799|回复: 56

[求助] 339比较器

  [复制链接]

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

发表于 2017-9-12 11:48:35 | 显示全部楼层 |阅读模式
用这个电路做出来的板子,当U+>U-输出13V多一点,当U+<U-输出1.1V,这正常吗?
此帖出自模拟电子论坛
I6MFCT%7~G{1?YQ{HAMAH.png

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-12 11:54:57 | 显示全部楼层
上拉电阻忘了画上去,还有一个问题就是当负端接的是正负10v的矩形波比较器工作不正常

点评

单电源供电不能接负压输入。  详情 回复 发表于 2017-9-12 13:02

回复

使用道具 举报

1万

TA的帖子

146

TA的资源

版主

Rank: 6Rank: 6

技术导师勋章

发表于 2017-9-12 13:01:42 | 显示全部楼层
LM339是OC输出,需要加上拉电阻,而高电平输出电压则跟后级负载有关,可以看成是上拉电阻与负载的分压值。低输出时,比较器输出级的晶体管导通,负载不是过重的话,输出电压应为输出晶体管的CE饱和压降,具体数值看器件手册。

点评

那就是低输出时不可能为0V?  详情 回复 发表于 2017-9-12 13:35
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang

回复

使用道具 举报

1万

TA的帖子

146

TA的资源

版主

Rank: 6Rank: 6

技术导师勋章

发表于 2017-9-12 13:02:12 | 显示全部楼层
hql724914 发表于 2017-9-12 11:54
上拉电阻忘了画上去,还有一个问题就是当负端接的是正负10v的矩形波比较器工作不正常

单电源供电不能接负压输入。
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-12 13:35:09 | 显示全部楼层
chunyang 发表于 2017-9-12 13:01
LM339是OC输出,需要加上拉电阻,而高电平输出电压则跟后级负载有关,可以看成是上拉电阻与负载的分压值。 ...

那就是低输出时不可能为0V?

点评

最小就是输出晶体管的CE饱和压降,前帖已讲过,而CE饱和压降当然不可能为0。  详情 回复 发表于 2017-9-12 18:17
输出低电平不可能为零。但1.3V也太大了些,通常可以小到0.1~0.3V,视输出电流而定。 你的电路输出1.3V,可能是上拉电阻太小了。  详情 回复 发表于 2017-9-12 14:50

回复

使用道具 举报

8390

TA的帖子

0

TA的资源

maychang

Rank: 6Rank: 6

发表于 2017-9-12 14:50:32 | 显示全部楼层
hql724914 发表于 2017-9-12 13:35
那就是低输出时不可能为0V?

输出低电平不可能为零。但1.3V也太大了些,通常可以小到0.1~0.3V,视输出电流而定。
你的电路输出1.3V,可能是上拉电阻太小了。

点评

好的,现在上拉电阻是1K,上拉电阻的大小会对高电平输出的电压值有影响吗?  详情 回复 发表于 2017-9-12 19:09

回复

使用道具 举报

1万

TA的帖子

146

TA的资源

版主

Rank: 6Rank: 6

技术导师勋章

发表于 2017-9-12 18:17:40 | 显示全部楼层
hql724914 发表于 2017-9-12 13:35
那就是低输出时不可能为0V?

最小就是输出晶体管的CE饱和压降,前帖已讲过,而CE饱和压降当然不可能为0。

点评

好的,谢谢  详情 回复 发表于 2017-9-12 19:09
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-12 19:09:43 | 显示全部楼层
maychang 发表于 2017-9-12 14:50
输出低电平不可能为零。但1.3V也太大了些,通常可以小到0.1~0.3V,视输出电流而定。
你的电路输出1.3V ...

好的,现在上拉电阻是1K,上拉电阻的大小会对高电平输出的电压值有影响吗?

点评

仔细看我在3楼的解答,看懂。  详情 回复 发表于 2017-9-12 21:33
“上拉电阻的大小会对高电平输出的电压值有影响吗?” 上拉电阻和负载(接地)共同对高电平产生影响。若后级输入电阻很大(负载电流很小),则上拉电阻对高电平几乎没有影响。  详情 回复 发表于 2017-9-12 19:19

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-12 19:09:55 | 显示全部楼层
chunyang 发表于 2017-9-12 18:17
最小就是输出晶体管的CE饱和压降,前帖已讲过,而CE饱和压降当然不可能为0。

好的,谢谢

回复

使用道具 举报

8390

TA的帖子

0

TA的资源

maychang

Rank: 6Rank: 6

发表于 2017-9-12 19:19:56 | 显示全部楼层
hql724914 发表于 2017-9-12 19:09
好的,现在上拉电阻是1K,上拉电阻的大小会对高电平输出的电压值有影响吗?

“上拉电阻的大小会对高电平输出的电压值有影响吗?”
上拉电阻和负载(接地)共同对高电平产生影响。若后级输入电阻很大(负载电流很小),则上拉电阻对高电平几乎没有影响。

点评

那后面接的负载对高电平输出是有怎样的影响?  详情 回复 发表于 2017-9-12 19:56

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-12 19:56:14 | 显示全部楼层
maychang 发表于 2017-9-12 19:19
“上拉电阻的大小会对高电平输出的电压值有影响吗?”
上拉电阻和负载(接地)共同对高电平产生影响。若后 ...

那后面接的负载对高电平输出是有怎样的影响?

点评

如果负载是接地的,那么负载越重(负载电阻越小),上拉电阻越难以将比较器输出端拉高,换言之,高电平会比较低。  详情 回复 发表于 2017-9-12 20:14

回复

使用道具 举报

8390

TA的帖子

0

TA的资源

maychang

Rank: 6Rank: 6

发表于 2017-9-12 20:14:42 | 显示全部楼层
hql724914 发表于 2017-9-12 19:56
那后面接的负载对高电平输出是有怎样的影响?

如果负载是接地的,那么负载越重(负载电阻越小),上拉电阻越难以将比较器输出端拉高,换言之,高电平会比较低。

点评

比较器两个输入端和输出端的电压值是不是不能超出VCC和VEE  详情 回复 发表于 2017-9-13 12:24
好的额,谢谢  详情 回复 发表于 2017-9-12 20:26

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-12 20:26:05 | 显示全部楼层
maychang 发表于 2017-9-12 20:14
如果负载是接地的,那么负载越重(负载电阻越小),上拉电阻越难以将比较器输出端拉高,换言之,高电平会比 ...

好的额,谢谢

回复

使用道具 举报

13

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

发表于 2017-9-12 21:26:23 | 显示全部楼层
上拉电阻越小电流越大,输出低电平时的电压就越高,响应速度就越快,
反过来电阻越大电流越小,输出低电平的电压就越低,但和输入的响应速度越慢,也就是上升沿慢。

点评

这里所说的响应是指输出低电平变到高电平的延迟时间吗?  详情 回复 发表于 2017-9-13 12:10

回复

使用道具 举报

1万

TA的帖子

146

TA的资源

版主

Rank: 6Rank: 6

技术导师勋章

发表于 2017-9-12 21:33:03 | 显示全部楼层
hql724914 发表于 2017-9-12 19:09
好的,现在上拉电阻是1K,上拉电阻的大小会对高电平输出的电压值有影响吗?

仔细看我在3楼的解答,看懂。
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-13 12:10:40 | 显示全部楼层
bbsniua 发表于 2017-9-12 21:26
上拉电阻越小电流越大,输出低电平时的电压就越高,响应速度就越快,
反过来电阻越大电流越小,输出低电平 ...

这里所说的响应是指输出低电平变到高电平的延迟时间吗?

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-13 12:24:08 | 显示全部楼层
maychang 发表于 2017-9-12 20:14
如果负载是接地的,那么负载越重(负载电阻越小),上拉电阻越难以将比较器输出端拉高,换言之,高电平会比 ...

比较器两个输入端和输出端的电压值是不是不能超出VCC和VEE

点评

[attachimg]321093[/attachimg] LM339输入端允许略低于电源负端。输入端低于电源负端0.3V以内时两个输入端仍可保持正常的逻辑关系。低于电源负端0.3~0.7V芯片不会损坏,但逻辑关系不对。低于电源负端0.7V之后可能  详情 回复 发表于 2017-9-13 14:21

回复

使用道具 举报

8390

TA的帖子

0

TA的资源

maychang

Rank: 6Rank: 6

发表于 2017-9-13 14:21:52 | 显示全部楼层
hql724914 发表于 2017-9-13 12:24
比较器两个输入端和输出端的电压值是不是不能超出VCC和VEE

339.png
LM339输入端允许略低于电源负端。输入端低于电源负端0.3V以内时两个输入端仍可保持正常的逻辑关系。低于电源负端0.3~0.7V芯片不会损坏,但逻辑关系不对。低于电源负端0.7V之后可能损坏。

点评

上拉电阻大小会对输出响应有影响,这个响应是指低电平变高电平(或高电平变低电平)延迟的时间吗?  详情 回复 发表于 2017-9-13 15:46

回复

使用道具 举报

173

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-9-13 15:46:35 | 显示全部楼层
maychang 发表于 2017-9-13 14:21
LM339输入端允许略低于电源负端。输入端低于电源负端0.3V以内时两个输入端仍可保持正常的逻辑关系。低 ...

上拉电阻大小会对输出响应有影响,这个响应是指低电平变高电平(或高电平变低电平)延迟的时间吗?

点评

“上拉电阻大小会对输出响应有影响,这个响应是指低电平变高电平(或高电平变低电平)延迟的时间吗?” 主要是指输出由低电平变为高电平的时间。 高变低,是由芯片内部输出三极管将输出端拉下来,这与上拉电阻没有  详情 回复 发表于 2017-9-13 16:22

回复

使用道具 举报

8390

TA的帖子

0

TA的资源

maychang

Rank: 6Rank: 6

发表于 2017-9-13 16:22:43 | 显示全部楼层
hql724914 发表于 2017-9-13 15:46
上拉电阻大小会对输出响应有影响,这个响应是指低电平变高电平(或高电平变低电平)延迟的时间吗?

“上拉电阻大小会对输出响应有影响,这个响应是指低电平变高电平(或高电平变低电平)延迟的时间吗?”
主要是指输出由低电平变为高电平的时间。
高变低,是由芯片内部输出三极管将输出端拉下来,这与上拉电阻没有很大关系。低变高,是由上拉电阻将输出端拉上去,上拉电阻值大,拉上去所用时间就长。

点评

响应虽然变长了,应该还是us级的吧,那输出负载电阻的大小对响应有影响吗?  详情 回复 发表于 2017-9-13 17:39

回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

  • 论坛活动 E手掌握

    扫码关注
    EEWORLD 官方微信

  • EE福利  唾手可得

    扫码关注
    EE福利 唾手可得

小黑屋|手机版|Archiver|电子工程世界 ( 京ICP证 060456

GMT+8, 2017-9-21 02:29 , Processed in 0.821445 second(s), 17 queries , Redis On.

快速回复 返回顶部 返回列表