339比较器

hql724914

339比较器 [复制链接]

 

用这个电路做出来的板子，当U+>U-输出13V多一点，当U+

hql724914

上拉电阻忘了画上去，还有一个问题就是当负端接的是正负10v的矩形波比较器工作不正常

chunyang

LM339是OC输出，需要加上拉电阻，而高电平输出电压则跟后级负载有关，可以看成是上拉电阻与负载的分压值。低输出时，比较器输出级的晶体管导通，负载不是过重的话，输出电压应为输出晶体管的CE饱和压降，具体数值看器件手册。

chunyang

hql724914 发表于 2017-9-12 11:54
上拉电阻忘了画上去，还有一个问题就是当负端接的是正负10v的矩形波比较器工作不正常

单电源供电不能接负压输入。

hql724914

chunyang 发表于 2017-9-12 13:01
LM339是OC输出，需要加上拉电阻，而高电平输出电压则跟后级负载有关，可以看成是上拉电阻与负载的分压值。 ...

那就是低输出时不可能为0V？

maychang

hql724914 发表于 2017-9-12 13:35
那就是低输出时不可能为0V？

输出低电平不可能为零。但1.3V也太大了些，通常可以小到0.1～0.3V，视输出电流而定。
你的电路输出1.3V，可能是上拉电阻太小了。

chunyang

hql724914 发表于 2017-9-12 13:35
那就是低输出时不可能为0V？

最小就是输出晶体管的CE饱和压降，前帖已讲过，而CE饱和压降当然不可能为0。

hql724914

maychang 发表于 2017-9-12 14:50
输出低电平不可能为零。但1.3V也太大了些，通常可以小到0.1～0.3V，视输出电流而定。
你的电路输出1.3V ...

好的，现在上拉电阻是1K，上拉电阻的大小会对高电平输出的电压值有影响吗？

hql724914

chunyang 发表于 2017-9-12 18:17
最小就是输出晶体管的CE饱和压降，前帖已讲过，而CE饱和压降当然不可能为0。

好的，谢谢

maychang

hql724914 发表于 2017-9-12 19:09
好的，现在上拉电阻是1K，上拉电阻的大小会对高电平输出的电压值有影响吗？

“上拉电阻的大小会对高电平输出的电压值有影响吗？”
上拉电阻和负载(接地)共同对高电平产生影响。若后级输入电阻很大(负载电流很小)，则上拉电阻对高电平几乎没有影响。

hql724914

maychang 发表于 2017-9-12 19:19
“上拉电阻的大小会对高电平输出的电压值有影响吗？”
上拉电阻和负载(接地)共同对高电平产生影响。若后 ...

那后面接的负载对高电平输出是有怎样的影响？

maychang

hql724914 发表于 2017-9-12 19:56
那后面接的负载对高电平输出是有怎样的影响？

如果负载是接地的，那么负载越重(负载电阻越小)，上拉电阻越难以将比较器输出端拉高，换言之，高电平会比较低。

hql724914

maychang 发表于 2017-9-12 20:14
如果负载是接地的，那么负载越重(负载电阻越小)，上拉电阻越难以将比较器输出端拉高，换言之，高电平会比 ...

好的额，谢谢

bbsniua

上拉电阻越小电流越大，输出低电平时的电压就越高，响应速度就越快，
反过来电阻越大电流越小，输出低电平的电压就越低，但和输入的响应速度越慢，也就是上升沿慢。

chunyang

hql724914 发表于 2017-9-12 19:09
好的，现在上拉电阻是1K，上拉电阻的大小会对高电平输出的电压值有影响吗？

仔细看我在3楼的解答，看懂。

hql724914

bbsniua 发表于 2017-9-12 21:26
上拉电阻越小电流越大，输出低电平时的电压就越高，响应速度就越快，
反过来电阻越大电流越小，输出低电平 ...

这里所说的响应是指输出低电平变到高电平的延迟时间吗？

hql724914

maychang 发表于 2017-9-12 20:14
如果负载是接地的，那么负载越重(负载电阻越小)，上拉电阻越难以将比较器输出端拉高，换言之，高电平会比 ...

比较器两个输入端和输出端的电压值是不是不能超出VCC和VEE

maychang

hql724914 发表于 2017-9-13 12:24
比较器两个输入端和输出端的电压值是不是不能超出VCC和VEE

LM339输入端允许略低于电源负端。输入端低于电源负端0.3V以内时两个输入端仍可保持正常的逻辑关系。低于电源负端0.3～0.7V芯片不会损坏，但逻辑关系不对。低于电源负端0.7V之后可能损坏。

hql724914

maychang 发表于 2017-9-13 14:21
LM339输入端允许略低于电源负端。输入端低于电源负端0.3V以内时两个输入端仍可保持正常的逻辑关系。低 ...

上拉电阻大小会对输出响应有影响，这个响应是指低电平变高电平（或高电平变低电平）延迟的时间吗？

maychang

hql724914 发表于 2017-9-13 15:46
上拉电阻大小会对输出响应有影响，这个响应是指低电平变高电平（或高电平变低电平）延迟的时间吗？

“上拉电阻大小会对输出响应有影响，这个响应是指低电平变高电平（或高电平变低电平）延迟的时间吗？”
主要是指输出由低电平变为高电平的时间。
高变低，是由芯片内部输出三极管将输出端拉下来，这与上拉电阻没有很大关系。低变高，是由上拉电阻将输出端拉上去，上拉电阻值大，拉上去所用时间就长。