时钟采样问题

dlcnight

时钟采样问题 [复制链接]

我们常说，数字信号在时钟的上升沿或下降沿采样，但是当信号频率较高时，信号线或时钟线的边沿会比较缓慢且波形不是很好。
在实际测量中，假设信号在时钟的上升沿采样，那么采样点具体在时钟的上升沿什么位置？假如信号有过冲或振铃，那么采样位置会不会改变？哪位能介绍下芯片内部的采样电路结构？

Phospherus

在上升沿或者下降延采样，其实就是跳变延采样，在时钟信号跳变的时候，锁定数据信号的状态。一般来说，采样点对应着数据位的中间，也就是时钟信号的跳变刚好对应数据信号的中间。至于振铃什么的数据信号不好，是可能出现误采样的。

dlcnight

Phospherus 发表于 2017-9-8 18:29
在上升沿或者下降延采样，其实就是跳变延采样，在时钟信号跳变的时候，锁定数据信号的状态。一般来说，采样 ...

就像下面这个时钟信号，具体是时钟上升（下降）沿的那个点采样？采样点和电路有什么关系？

ufoee

dlcnight 发表于 2017-9-9 19:43
就像下面这个时钟信号，具体是时钟上升（下降）沿的那个点采样？采样点和电路有什么关系？

高频数字信号在示波器带宽不够的情况下看到的波形是会严重失真的，因为高次谐波被削减。所以并不存在高频信号，边沿就会变化缓慢，波形不是很好，反而，数字信号频率越高，上升/下降时间会更短。

dlcnight

ufoee 发表于 2017-9-10 09:11
高频数字信号在示波器带宽不够的情况下看到的波形是会严重失真的，因为高次谐波被削减。所以并不存在高频 ...

我示波器带宽1G，测125M信号有什么不行，采样率10G。
你说的也不对，高频信号在传播时不可避免的会受到传输线上的等效感抗和容抗的影响，波形上升时间会增大。负载条件、源端驱动能力也会影响信号上升沿形状。
实际电路中，尤其是传输距离较长时，波形上升沿情况一般都会有所恶化，就如我上面的图片所示。我这个波形上升时间在1.5ns以上，也就是高次谐波的大部分能量也集中在500Mhz以下，所以我测得应该是没有问题的。